KR20000022948A - 인터페이스 회로 및 이를 구비하는 입력버퍼 집적회로 - Google Patents

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KR20000022948A
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사와이야스노리
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가네꼬 히사시
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Abstract

인터페이스 회로가 신호파형의 링잉을 효과적으로 차단한다. 버퍼 집적회로에서는, 입력버퍼에 대한 입력신호의 레벨과 기준레벨을 비교기에 의해 비교한다. 이 비교결과에 따라서 트랜지스터가 온오프되도록 동작시켜 입력신호의 레벨을 제어한다. 출력버퍼로부터의 파형의 링잉이 큰 경우에도, 이 링잉을 "H" 레벨신호로 인식하지 않아서, 오동작을 방지할 수 있다.

Description

인터페이스 회로 및 이를 구비하는 입력버퍼 집적회로 {INTERFACE CIRCUIT AND INPUT BUFFER INTEGRATED CIRCUIT INCLUDING THE SAME}
본 발명은 인터페이스 회로 및 이를 구비하는 입력버퍼 집적회로에 관한 것이다. 특히, 본 발명은 퍼스널 컴퓨터 (이하, PC 라고 함) 등의 출력신호를 입력으로 하는 주변기기 등에 설치되고, 그 PC 등의 출력신호를 입력으로 하는 입력버퍼의 입력신호레벨을 제어하는 인터페이스 회로, 및 이를 구비하는 입력버퍼 집적회로에 관한 것이다.
도 10 은 PC 와 주변기기간의 데이터 교환을 행하는 종래의 인터페이스 구성을 나타낸 것이다.
도 10 에 도시된 인터페이스는 PC 측의 출력버퍼 (2), 주변기기 측의 입력버퍼 (5), 및 두 버퍼를 접속하는 케이블 (3) 로 구성되어 있다. 출력버퍼 (2) 는 하나의 단일 칩에 집적된 버퍼집적회로 (1) 내에 설치되어 있다. 한편, 입력버퍼 (5) 는 하나의 칩에 집적된 버퍼집적회로 (6) 내에 설치되어 있다.
이러한 인터페이스에 있어서, 출력버퍼 (2) 의 출력단과 입력버퍼의 입력단의 임피던스가 서로 매칭되지 않을 경우, 입력버퍼 (5) 의 입력단에서의 신호에 반사 (reflection) 가 생긴다. 이 반사로 인하여, 입력 버퍼 (5) 의 입력단의 신호에 도 11 에 도시된 시뮬레이션 파형과 같은 링잉 (ringing) 이 발생된다. 도 11 에서, PCOUT 는 도 10 에 도시된 PC 측의 출력버퍼 (2) 의 출력파형에 해당하고, PERIIN 은 주변기기 측의 입력버퍼 (5) 의 입력파형에 해당한다. 도 11 은 신호 하강시의 동작을 나타낸 것이다.
한편, PC 와 주변기기간의 인터페이스에 자주 사용되는 어드밴스트 테크놀로지 (AT) 인터페이스에서는, 트랜지스터 트랜지스터 로직 (TTL) 규격에 따라서 데이터의 교환이 이루어진다. 따라서, 도 11 의 기간 (a) 와 같이 파형의 링잉이 0.8 V 를 초과할 경우, 주변기기 측의 입력버퍼 (5) 에서는, 이 링잉을 "H" 레벨신호로 잘못 인식하여 오동작을 초래할 수가 있다.
근본적으로, 반사에 의한 링잉은 임피던스를 매칭시킴으로써 감소될 수 있다. 그러나, 불특정 PC 와의 접속을 필요로하는 주변기기에서는, 출력 드라이버, 접속 케이블, 접속 커넥터 등의 사양 및 재질의 차이에 의해 상태가 변하기 때문에 임피던스 매칭이 어렵게 된다. 따라서, 임피던스 매칭의 추구는 효과적인 링잉 대책이 될 수 없다.
본 발명은 상술한 종래 기술의 문제점들을 해결하기 위하여 실시되었다. 따라서, 본 발명의 목적은, 신호파형의 링잉을 효과적으로 방지할 수 있는 인터페이스 회로 및 이를 구비하는 입력버퍼 집적회로를 제공하는 데 있다.
본 발명의 제 1 양태에 따르면, 제 1 장치의 출력신호를 입력으로 하는 제 2 장치에 설치되고 상기 출력신호를 입력으로 하는 입력버퍼의 입력신호레벨을 제어하는 인터페이스 회로는, 상기 출력신호레벨과 소정의 기준레벨과의 비교결과에 따라서 상기 입력신호의 레벨을 제어하는 제어수단을 구비한다.
바람직한 구성으로서, 상기 제어수단은 상기 출력신호레벨과 상기 기준레벨을 비교하는 비교회로, 및 상기 비교회로의 비교결과에 따라서 온오프 동작을 행하여 상기 입력신호의 레벨을 제어하는 스위칭 소자를 구비한다.
본 발명의 제 2 양태에 따르면, 입력버퍼 집적회로는, 제 1 장치의 출력신호를 입력으로 하는 제 2 장치에 설치되고 상기 출력신호를 입력으로 하는 입력버퍼, 및 상기 제 2 장치에 설치되고 집적회로를 형성하는 하나의 단일 칩상에 상기 입력버퍼와 함께 집적되며, 상기 출력신호레벨과 소정의 기준레벨과의 비교결과에 따라서 상기 입력신호의 레벨을 제어하는 제어수단을 구비하는 인터페이스 회로를 구비한다.
바람직한 구성으로서, 상기 제어수단은 상기 출력신호레벨과 상기 기준레벨을 비교하는 비교회로, 및 상기 비교회로의 비교결과에 따라서 온오프 동작을 행하여 상기 입력신호의 레벨을 제어하는 스위칭 소자를 구비한다.
즉, 본 발명에 따르면, PC 와 그 주변기기 (자기 디스크 드라이브, 플로피 디스크 드라이브 등) 간의 인터페이스에 있어서, 주변기기 측의 입력버퍼의 입력부에 액티브 클램핑회로를 설치한다.
그 다음, 기준전압을, 예를 들어, 0.3 V 로 설정함으로써, 입력파형의 언더슈팅 (under-shooting) 으로 인한 링잉을 억제할 수 있게 된다. 한편, 회로구성을 변경하여, 소정의 레벨 이상의 전압레벨에서 클램핑함으로써 오버슈팅 (over-shooting) 으로 인한 링잉을 억제할 수도 있다.
하기 본 발명의 상세한 설명과 바람직한 실시예의 첨부 도면의 고찰로 본 발명을 더욱 명확하게 이해할 수 있을 것이지만, 이는 본 발명에 한정되는 것은 아니고, 단지 설명과 이해를 목적으로 한다.
도 1 은 본 발명에 따른 인터페이스 회로 및 이를 구비하는 입력버퍼 집적회로에 대한 제 1 실시예의 구성을 나타낸 블록도.
도 2 는 도 1 의 비교기의 회로구성의 일 예를 나타낸 도면.
도 3 은 도 2 의 트랜지스터 (M16 및 M17) 의 동작을 나타낸 도면.
도 4 는 도 2 의 트랜지스터 (M18 및 M19) 의 동작을 나타낸 도면.
도 5 는 도 2 의 트랜지스터 (M5, M6, M8 및 M9) 의 동작을 나타낸 도면.
도 6 은 도 2 의 차동비교부 및 비교결과 출력부의 DC 특성을 나타낸 도면.
도 7 은 도 1 에서의 동작에 대한 시뮬레이션 결과를 나타낸 파형도.
도 8 은 본 발명에 따른 인터페이스 회로 및 이를 구비하는 입력버퍼 집적회로에 대한 제 2 실시예의 구성을 나타낸 블록도.
도 9 는 본 발명에 따른 인터페이스 회로 및 이를 구비하는 입력버퍼 집적회로에 대한 제 3 실시예의 구성을 나타낸 블록도.
도 10 은 PC 와 주변기기간의 데이터 교환을 행하는 종래의 인터페이스의 구성을 나타낸 도면.
도 11 은 도 10 에서의 각 신호의 파형을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 4, 6 : 버퍼집적회로 2 : 출력버퍼
3 : 케이블 5 : 입력버퍼
CMP1 : 비교기 NTR1 : 클램핑 트랜지스터
NOR1 : 2입력 NOR 게이트
이하, 첨부도면을 참조하여, 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
하기의 설명에서는, 본 발명에 대한 철저한 이해를 돕기 위하여, 여러개의 특정 예들을 설명한다. 그러나, 이러한 특정한 설명없이도 본 발명을 실시할 수 있음은 당업자들에게는 명백할 것이다. 다른 것으로는, 본 발명을 불필요하게 모호하게 하지 않도록 하기 위하여, 공지의 구조물들을 자세하게 도시하지 않기로 한다. 또한, 명세서 전체에 걸쳐서 동일 구성요소에는 동일 참조번호를 부여한다.
도 1 은 본 발명에 따른 인터페이스 회로 및 이를 구비하는 입력버퍼 집적회로에 대한 제 1 실시예의 구성을 나타낸 블록도이다.
도 1 에서, 출력버퍼 (2) 는 버퍼 집적회로 (1) 내에 설치되어 있다. 한편, 입력버퍼 (5) 는 버퍼 집적회로 (4) 내에 설치되어 있다. 이 출력버퍼 (2) 와 입력버퍼 (5) 는 케이블을 통하여 접속되어 있다. 버퍼 집적회로 (4) 는 비교기 (CMP1), 클램핑 트랜지스터 (NTR1), 2입력 (two-input) NOR 게이트 (NOR1) 및 입력버퍼 (5) 로 구성된다.
비교기 (CMP1) 의 회로구성의 일 예가 도 2 에 도시되어 있다. 도 2 에서, 비교기 (CMP1) 는 기준전위 입력단자 (VREF), 비교신호 입력단자 (VIN), 정지신호 입력단자 (STOP) 및 비교결과 출력단자 (VO) 를 가지며, 바이어스 전압을 발생시키는 트랜지스터 (M16, M17, M18 및 M19), 차동비교부를 형성하는 트랜지스터 (M8, M5, M9, M6, M3, M1, M4 및 M2), 비교결과 출력부를 형성하는 트랜지스터 (M10 및 M11), 정지신호의 입력에 의해 동작을 정지시키는 트랜지스터 (M20 및 M21), 및 인버터 (M22) 를 구비한다.
도 2 에서, 각 트랜지스터에 부여되어 있는 "N= W/L" 또는 "P= W/L" (W 와 L 은 임의의 수치) 는 트랜지스터의 크기를 나타내는데, W 는 게이트 폭, L 은 게이트 길이를 나타낸다. N 은 N형 MOS (Metal Oxide Semiconductor) 트랜지스터를 나타내고, P 는 P형 MOS 트랜지스터를 나타낸다. 인버터 (M22) 는 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되어 있다. 10/7.5 는 PMOS 트랜지스터의 크기와 NMOS 트랜지스터의 크기와의 비율을 나타낸다.
도 2 에 도시된 비교기는 일반적인 회로로 구성되어 있다. 그러나, 차동비교부의 트랜지스터 (M5) 와 트랜지스터 (M6) 는 트랜지스터 크기가 다르다. 이에 의해, 이 비교기가 오프셋을 가진 비교기로서 동작하게 된다.
먼저, 정지신호 입력단자 (ST0P) 가 "H" 인 경우에 대하여 설명한다. 이 경우, 트랜지스터 (M16) 는 OFF 로 되고, 트랜지스터 (M21) 는 ON 으로 된다. 그 후, 노드 (M160) 의 전위는 접지 (GND) 레벨로 된다. 따라서, 트랜지스터 (M17, M18, M7, M11) 가 OFF 로 된다. 한편, M20 이 전원 (VDD) 레벨이 되기 때문에, 트랜지스터 (M19, M8, M9) 는 OFF 로 된다. 따라서, 전원 (VDD) - 접지 (GND) 사이의 모든 전류경로가 차단되어, 정지상태로 된다.
이하, 정지신호 입력단자 (STOP) 가 "L" 인 경우에 대하여 설명한다. 이 경우, 트랜지스터 (M20 및 M21) 는 OFF 로 되고, 트랜지스터 (M16) 는 ON 으로 된다. 따라서, 트랜지스터 (M16 및 M17) 에 의하여 노드 (M160) 에서 바이어스 전압이 생성된다. 이 바이어스 전압의 값은 도 3 에 도시된 두 트랜지스터의 DC 특성의 교점인 약 1.4 V 로 판단된다.
그 다음, 트랜지스터 (M18 및 M19) 에 의하여 노드 (M190) 에서 바이어스 전압이 생성된다. 이 바이어스 전압의 값은 도 4 에 도시된 두 트랜지스터의 DC 특성의 교점인 약 2.8 V 로 판단된다.
이 2개의 바이어스 전압들은 제어된다. 그 후, 차동비교부가 동작한다. 즉, 트랜지스터 (M8 및 M9) 가 바이어스 전압에 의해 제어되어, 정전류원으로서의 기능을 한다. 각 트랜지스터들 (M5 및 M6) 과의 관계에 의하여 전압 (M80 및 M90) 이 결정된다.
도 5 는 기준전압 (VREF) 이 0 V 이고 입력신호 전압레벨 (VIN) 이 O V 일 때의 트랜지스터 (M8, M9, M5 및 M6) 의 DC 특성을 나타낸 것이다.
도 5 에 도시된 바와 같이, 각 교점인 2.7 V, 2.9 V 는 노드 (M80 및 M90) 의 전압이 된다. 상술한 바와 같이, 트랜지스터 (M5 및 M6) 의 트랜지스터 크기 차이로 인하여, 오프셋이 발생된다.
트랜지스터 (M1 및 M2) 는 각 노드 (M80 및 M90) 의 전압을 받아서 동작한다. 그러나, 노드 (M160) 의 바이어스 전압에 의해 제어되는 정전류원으로서 동작하는 트랜지스터 (M7) 에 의하여, 2개 트랜지스터의 드레인-소스 전류의 합이 일정해진다. 따라서, 트랜지스터 (M1 및 M2) 의 ON 저항차에 따라서 두 트랜지스터 (M1 및 M2) 에 흐르는 전류에 차가 발생하여, 노드 (M30) 와 노드 (M40) 사이에 전위차가 발생하게 된다.
차동비교부의 노드 (M40) 의 레벨을 받아, 비교결과 출력부의 트랜지스터 (M10 및 M11) 에 의하여 비교결과 (V0) 가 결정된다.
도 6 은 차동비교부 및 비교결과 출력부의 기준전압 및 입력신호 전압레벨 이 각각 VREF = 0 V, VIN = -1 내지 +5 V 일 경우의 DC 특성을 나타낸 것이다.
기준전압 (VREF) 으로서의 기능을 하는 트랜지스터 (M5) 의 게이트 전압이 일정하기 때문에, 노드 (M80) 의 전압치는 일정하게 되는 반면, 노드 (M90) 의 전압은 입력신호 전압레벨 (VIN) 값에 따라 변하게 된다. VIN = - 0.3V 에서, 노드 (M80) 의 전압치는 노드 (M90) 의 전압치와 동일하게 되고, 노드 (M30) 의 전압치는 노드 (M40) 의 전압치와 동일하게 된다. 이 상태를 경계로, VIN < - 0.3 V 일 경우, 노드 (M80) 의 전압치는 노드 (M90) 의 전압치보다 크게 된다. 노드 (M30) 의 전압치가 노드 (M40) 의 전압치보다 더 크기 때문에, V0 = "L" 이 된다. VIN > - 0.3 V 일 경우에는, 노드 (M80) 의 전압치가 노드 (M90) 의 전압치보다 작고, 노드 (M30) 의 전압치가 노드 (M40) 의 전압치보다 크기 때문에, V0 = "H" 이 된다.
따라서, 도 1 에 도시된 회로구성에서와 같이 VREF = 0 V 로 설정된 경우, 비교기 (CMP1) 는, VIN < - 0.3 V 일 경우에는 V0 = "L" 을 출력하고 VIN > - 0.3 V 일 경우에는 V0 = "H" 를 출력하는 비교기로서 동작한다.
이하, 도 1 의 액티브 클램프부에 대하여 설명한다.
(1) 신호 STOP = "L" 일 경우
상술한 바와 같이, 비교기 (CMP1) 의 출력 (CMPOUT) 은 입력레벨이 - 0.3 V 이상일 경우에 "L" 로 되고, 클램핑 트랜지스터 (NTR1) 는 OFF 로 된다. 따라서, 이 상태에서는, 인터페이스 회로가 통상의 입력버퍼로서 기능하게 된다.
한편, 입력레벨이 - 0.3 V 보다 작을 경우에는, 비교기 (CMP1) 의 출력 (CMPOUT) 이 "H" 로 되고, 클램핑 트랜지스터 (NTR1) 는 ON 으로 된다. 이 상태에서는, 인터페이스 회로가 입력레벨을 0 V 에서 클램프하기 위하여 동작한다.
상술한 동작이 실제의 링잉 파형에 대하여 어떠한 효과를 가져왔는가를 나타낸 시뮬레이션 결과가 도 7 에 도시되어 있다. 도 7 에서, PCOUT 는 도 1 의 PC 측의 출력버퍼 (1) 의 출력신호에 해당하고, PERIIN은 주변기기 측의 입력버퍼 (5) 의 입력신호에 해당하며, CMPOUT 는 비교기 (CMP1) 의 비교결과 출력신호에 해당하고, NOR10 은 2입력 NOR 게이트 (N0R1) 출력신호에 해당한다.
도 7 에서, 기간 (a) 에서는, 신호 PERIIN 이 - 0.3 V 보다 크기 때문에, 비교기 (CMP1) 의 출력 (CMP0UT) 은 "H" 이다.
기간 (b) 에서는, 신호 PERIIN 의 레벨이 - 0.3 V 이하로 하강한다. 따라서, 비교기 (CMP1) 의 약 5 nS 의 동작지연 후에는, 비교기 (CMP1) 의 출력 (CMPOUT) 이 "L" 로 된다. 이 "L" 레벨의 비교기 출력 (CMPOUT) 에 응답하여, 클램핑 NMOS 트랜지스터 (NTR1) 가 ON 으로 된다.
기간 (c) 에서는, 신호 PERIIN 이 - 0.3 V 보다 크기 때문에, CMPOUT 이 다시 "H" 로 된다. 그 결과, NOR1O 이 "L" 로 되어, 클램핑 NMOS 트랜지스터 (NTR1) 가 OFF 로 되게 된다.
이 일련의 동작의 결과, 도 11 과의 비교로부터 알 수 있는 바와 같이, 링잉 레벨이 0.8 V 미만으로 감소되게 된다.
(2) 신호 ST0P = "H" 일 경우
STOP 모드에서는, NOR 게이트 (N0R1) 의 출력이 "L" 로 되어, 클램핑 NMOS 트랜지스터 (NTR1) 가 0FF 로 된다. 그 결과, 인터페이스 회로가 입력신호의 레벨에 관계없이, 통상의 버퍼로서 동작한다. 한편, ST0P = "H" 에 응답하여, 비교기 (CMP1) 는 DC 전류패스가 차단되어 정지한다.
상술한 바와 같이, 본 발명에 의하면, 입력파형의 링잉을 감소시킬 수 있다. 따라서, 도 11 에 도시된 바와 같이, TTL 의 로우측 입력레벨 규격인 0.8 V 를 상회하는 링잉이 발생하여 오동작을 초래하는 문제를 해결할 수가 있게 된다.
본 발명에 따른 입력버퍼의 제 2 실시예가 도 8 에 도시되어 있다. 도 8 에서, 액티브 클램프를 가진 입력버퍼는, 입력버퍼 (5), 비교기 (CMP2), 클램핑 트랜지스터 (PTR1), 인버터 (INV1), 2입력 NAND 게이트 (NAND1) 으로 구성되어 있다. 도시된 실시예의 입력버퍼는, 제 1 실시예와는 반대로, 전원 (VDD) 측에 클램프회로를 부가하여, 파형의 상승측 (rising side) 에서의 링잉을 억제하는 것이다.
다음으로, 본 발명의 제 3 실시예가 도 9 에 도시되어 있다. 도 9 에서는, 비교기 (CMP1), 클램핑 트랜지스터 (NTR1) 및 2입력 NOR 게이트 (NOR1) 로 구성된 접지 (GND) 측의 클램핑회로, 및 비교기 (CMP2), 클램핑 트랜지스터 (PTR1), 인버터 (INV1) 및 2입력 NAND 게이트 (NAND1) 로 구성된 전원 (VDD) 측의 클램핑 회로가 형성되어 있다. 2개의 클램핑회로를 형성함으로써, 입력파형의 상승측 및 하강측에서의 링잉을 억제할 수 있다.
이상 설명한 바와 같이, 종래에는, 도 10 에 도시된 바와 같이, 접속 케이블 (3) 을 통하여 PC 측의 출력버퍼 (2) 와 입력버퍼 (5) 가 단순히 접속되어 있다. 이에 비하여, 본 발명에서는 액티브 클램핑회로를 형성하고 있다. 구체적으로는, 입력레벨과 기준전위를 비교하여 이 비교결과를 출력하는 1개 이상의 비교기, 및 이 비교기의 출력결과에 따라서 온오프가 제어되는 풀업 (pull-up) 트랜지스터 또는 풀다운 (full-down) 트랜지스터를 형성하고 있다. 이 액티브 클램프회로는, 입력버퍼의 입력부에 소정 레벨 이하의 전압레벨이 인가되면, 그 레벨을 0 V 에서 클램프하기 위하여 동작한다. 이에 의해, 입력파형의 언더슈트나 오버슈트에 기인한 상승측 또는 하강측에서의 상승을 감소시킬 수 있게 된다.
비록 본 발명을 특정의 실시예에 따라 설명하였지만, 본 발명의 범주와 사상을 일탈함이 없이, 상기 및 다양한 수정, 생략 및 추가가 가능하다는 것은 당업자들에게 명백할 것이다. 따라서, 본 발명은 상술한 특정 실시예에만 한정되지 않고, 첨부된 청구범위와 그 등가물 범주내에서 구체화될 수 있는 모든 가능한 실시예들을 포함하는 것으로 이해하여야 한다.
이상 설명한 바와 같이, 본 발명은 소정의 기준레벨과의 비교결과에 따라서 입력신호레벨을 제어함으로써, 신호파형의 링잉을 효과적으로 방지할 수 있게 된다.

Claims (15)

  1. 제 1 장치의 출력신호를 입력으로 하는 제 2 장치에 설치되고 상기 출력신호를 입력으로 하는 입력버퍼의 입력신호레벨을 제어하는 인터페이스 회로로서,
    상기 출력신호의 레벨과 소정의 기준레벨과의 비교결과에 따라서 상기 입력신호의 레벨을 제어하는 제어수단을 구비하는 것을 특징으로 하는 인터페이스 회로.
  2. 제 1 항에 있어서,
    상기 제어수단은, 상기 출력신호레벨과 상기 기준레벨을 비교하는 비교회로, 및 상기 비교회로의 비교결과에 따라서 온오프 동작을 행하여 상기 입력신호의 레벨을 제어하는 스위칭 소자를 구비하는 것을 특징으로 하는 인터페이스 회로.
  3. 제 2 항에 있어서,
    상기 스위칭 소자는, 상기 출력신호를 전송하는 신호선과 전원사이에 접속된 풀업 트랜지스터로서, 상기 비교결과에 따라서 상기 신호선과 상기 전원간의 전기적인 접속 상태를 제어하는 것을 특징으로 하는 인터페이스 회로.
  4. 제 2 항에 있어서,
    상기 스위칭 소자는, 상기 출력신호를 전송하는 신호선과 접지사이에 접속된 풀다운 트랜지스터로서, 상기 비교결과에 따라서 상기 신호선과 상기 접지간의 전기적인 접속 상태를 제어하는 것을 특징으로 하는 인터페이스 회로.
  5. 제 1 항에 있어서,
    상기 제 1 장치는 퍼스널 컴퓨터이고, 상기 제 2 장치는 주변기기인 것을 특징으로 하는 인터페이스 회로.
  6. 제 1 항에 있어서,
    상기 주변기기는 자기 디스크 드라이브인 것을 특징으로 하는 인터페이스 회로.
  7. 제 1 항에 있어서,
    상기 주변기기는 플로피 디스크 드라이브인 것을 특징으로 하는 인터페이스 회로.
  8. 제 1 장치의 출력신호를 입력으로 하는 제 2 장치에 설치되고 상기 출력신호를 입력으로 하는 입력버퍼;
    상기 제 2 장치에 설치되고, 집적회로를 형성하는 하나의 단일 칩상에 상기 입력버퍼와 함께 집적되며, 상기 출력신호의 레벨과 소정의 기준레벨과의 비교결과에 따라서 상기 입력신호의 레벨을 제어하는 제어수단을 구비하는 인터페이스 회로를 구비하는 것을 특징으로 하는 입력버퍼 집적회로.
  9. 제 8 항에 있어서,
    상기 제어수단은, 상기 출력신호레벨과 상기 기준레벨을 비교하는 비교회로, 및 상기 비교회로의 비교결과에 따라서 온오프 동작을 행하여 상기 입력신호의 레벨을 제어하는 스위칭 소자를 구비하는 것을 특징으로 하는 입력버퍼 집적회로.
  10. 제 9 항에 있어서,
    상기 스위칭 소자는, 상기 출력신호를 전송하는 신호선과 전원사이에 접속된 풀업 트랜지스터로서, 상기 비교결과에 따라서 상기 신호선과 상기 전원간의 전기적인 접속 상태를 제어하는 것을 특징으로 하는 입력버퍼 집적회로.
  11. 제 9 항에 있어서,
    상기 스위칭 소자는, 상기 출력신호를 전송하는 신호선과 접지사이에 접속된 풀다운 트랜지스터로서, 상기 비교결과에 따라서 상기 신호선과 상기 접지간의 전기적인 접속 상태를 제어하는 것을 특징으로 하는 입력버퍼 집적회로.
  12. 제 8 항에 있어서,
    복수의 인터페이스 회로들이 설치되며, 상기 인터페이스 회로들은 상기 기준레벨이 서로 다른 값으로 설정되는 것을 특징으로 하는 입력버퍼 집적회로.
  13. 제 8 항에 있어서,
    상기 제 1 장치는 퍼스널 컴퓨터이고, 상기 제 2 장치는 주변기기인 것을 특징으로 하는 입력버퍼 집적회로.
  14. 제 13 항에 있어서,
    상기 주변기기는 자기 디스크 드라이브인 것을 특징으로 하는 입력버퍼 집적회로.
  15. 제 13 항에 있어서,
    상기 주변기기는 플로피 디스크 드라이브인 것을 특징으로 하는 입력버퍼 집적회로.
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