KR100780657B1 - 반도체메모리소자 및 그의 구동 방법 - Google Patents

반도체메모리소자 및 그의 구동 방법 Download PDF

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Abstract

본 발명은 높은 데이터 신뢰성을 갖는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 데이터를 전달하기 위한 글로벌 입출력 라인; 및 비-아이들 상태 동안 상기 글로벌 입출력 라인에 터미네이션 저항을 공급하기 위한 터미네이션 수단을 구비하는 반도체메모리소자를 제공한다.
터미네이션 저항(On Die Termination), 아이들상태(Idle State), 천이(Transition), 데이터, 신뢰성

Description

반도체메모리소자 및 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND THERE FOR THE OPERATION METHOD}
도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도.
도 2는 도 1에 도시된 반도체메모리소자의 동작 파형도.
도 3은 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도.
도 4는 도 3에 도시된 반도체메모리소자의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 라인 입출력부
20 : 터미네이션 제어부
300 : 패드 입출력부
GIO : 글로벌 입출력 라인
본 발명은 반도체 설계 기술에 관한 것으로, 특히 온 다이 터미네이션 회로를 갖는 반도체메모리소자에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)은 글로벌 입출력 라인(Global Input Output Line) 동작을 원활하게 하기 위한 스킴(Scheme)으로, 리피터 스킴(Repeater Scheme) 또는 터미네이션 스킴(Termination Scheme)을 갖는다.
구체적으로 살펴보면, 리피터 스킴은 글로벌 입출력 라인의 로딩(Loading)을 분산 시켜 데이터 전송을 빨리할 수 있는 장점을 가지나, 전류소모가 크다는 단점이 있다. 또한, 터미네이션 스킴은 리피터 스킴에 비해 데이터 전송이 느리지만, 전류소모를 크게 줄일 수 있는 장점이 있다. 한편, 다음에서는 터미네이션 스킴을 갖는 반도체메모리소자를 살펴보도록 한다.
도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 데이터를 전송하기 위한 글로벌 입출력 라인(GIO)과, 읽기 또는 쓰기 구동 시 데이터를 글로벌 입출력 라인(GIO)에 인가하거나 라인에 인가된 데이터를 출력하기 위한 라인 입출력부(10)와, 읽기 구동 시 글로벌 입출력 라인(GIO)에 터미네이션 저항을 공급하기 위한 터미네이션 제어부(20)와, 글로벌 입출력 라인(GIO)에 실린 데이터를 외부터 출력하거나, 외부로부터 인가된 데이터를 글로벌 입출력 라인(GIO)에 인가하기 위한 패드 입출력부(30)를 구비한다.
그리고 터미네이션 제어부(20)는 읽기쓰기신호(RDWT)에 응답하여 글로벌 입출력 라인(GIO)에 터미네이션 저항을 공급하기 위한 저항부(22)와, 읽기쓰기신 호(RDWT)에 응답하여 글로벌 입출력 라인(GIO)에 실린 데이터를 저장하기 위한 저장부(24)를 포함한다.
동작을 간략히 보면, 저항부(22)는 읽기쓰기신호(RDWT)의 논리레벨 'H'에 응답하여 글로벌 입출력 라인(GIO)에 터미네이션 저항을 공급하며, 저장부(24)는 읽기쓰기신호(RDWT)의 논리레벨 'L'에 응답하여 글로벌 입출력 라인(GIO)에 실린 데이터를 저장한다. 즉, 읽기구동 동안에는 저항부(22)가 액티브되어 글로벌 입출력 라인(GIO)에 터미네이션 저항을 공급하여, 데이터가 인가되기 이전까지 글로벌 입출력 라인(GIO)의 레벨이 1/2 VDD로 유지되도록 한다. 그리고 쓰기 구동 동안에는 저장부(24)가 액티브되어 데이터를 저장한다.
참고적으로, 읽기쓰기신호(RDWT)는 읽기동작인 경우에는 논리레벨 'H'로, 쓰기동작인 경우에는 논리레벨 'L'를 갖는 신호이다.
이와 같이, 읽기구동 시에는 빠른 데이터의 전송이 요구되기 때문에 저항부(22)만을 액티브하며, 쓰기 구동 시에는 데이터 전송에 있어 시간적 마진이 있기 저장부(24)를 액티브 한다. 즉, 저항부(22)를 사용하면, 저항부(22)를 사용하지 않을 때 보다 데이터의 전송속도가 빨라진다.
다음에서는 종래기술의 동작을 도면을 참조하여 살펴보도록 한다.
도 2는 도 1에 도시된 반도체메모리소자의 동작 파형도이다.
도 2를 참조하면, 액티브 커맨드(ACT)가 인가된 이후, 읽기 커맨드(RD)가 인가된다. 읽기커맨드(RD)에 의해, 읽기쓰기신호(RDWT)와 구동-제어신호(WTL_RDH)는 논리레벨 'H'를 갖는다.
이어, 터미네이션 제어부(20)는 읽기쓰기신호(RDWT)의 논리레벨 'H'에 응답하여 글로벌 입출력 라인(GIO)에 터미네이션 저항을 공급하여, 라인의 레벨이 1/2 VDD로 유지되도록 한다.
이어, 라인 입출력부(10)는 읽기커맨드(RD)와 구동-제어신호(WTL_RDH)에 응답하여 데이터를 글로벌 입출력 라인(GIO)에 인가한다. 앞서 언급한 바와 같이, 글로벌 입출력 라인(GIO)이 1/2 VDD의 레벨을 가지므로, 데이터의 논리레벨이 'H' 또는 'L'이던지 관계없이 1/2 VDD 폭 만큼만 천이하면 된다. 따라서, 적은 폭의 전압 스윙이 이뤄질 수 있어, 데이터가 글로벌 입출력 라인에 인가되는데 적은 시간이 소요된다.
이어, 패드 입출력부(30)는 읽기커맨드(RD)와 구동-제어신호(WTL_RDH)에 응답하여 글로벌 입출력 라인(GIO)에 실린 데이터를 드라이빙하여 패드를 통해 외부로 출력한다.
한편, 글로벌 입출력 라인(GIO)의 데이터는 패드 입출력부(30)를 통해 외부로 출력되기 위해서는, 데이터의 감지시점을 알려주는 핀스트로브신호(PINSTB)의 에지에 동기되어야 한다.
그런데, 터미네이션 제어부(20)의 턴온에 의해 글로벌 입출력 라인(GIO)이 1/2 VDD의 레벨을 갖기 이전에, 글로벌 라인 입력부(10)가 액티브되어 글로벌 입출력 라인(GIO)에 데이터를 인가될 수 있다. 이와 같이, 글로벌 입출력 라인(GIO)에 터미네이션 저항이 공급되기 이전에 데이터가 기존 글로벌 입출력 라인(GIO)의 레벨과 반대되는 논리레벨로 인가되는 경우, 데이터의 스윙 폭이 크기 때문에 천이 시간이 길어진다. 예를 들어, 글로벌 입출력 라인(GIO)에 터미네이션 저항이 공급되지 않아 라인의 레벨이 VSS의 레벨을 유지하고 있을 때, 논리레벨 'H'의 데이터가 인가되면, 데이터가 글로벌 입출력 라인(GIO)에 인가되기 위해서는 풀(Full) VDD 레벨의 스윙이 필요하다. 그런데, 풀 스윙을 수행함에 따라, 데이터가 인가되기까지 긴 시간이 소요되어, 데이터가 핀스트로브신호(PINSTB)에 동기되지 못하는 문제점이 발생한다.
그러므로, 종래기술에 따른 반도체메모리소자를 이용하는 경우, 터미네이션 저항의 공급이 충분한 시간을 가지고 인가되지 못해, 글로벌 입출력 라인의 데이터가 핀 스트로브신호의 에지에 동기되지 못함으로써, 데이터가 인식되지 못하거나 잘못된 레벨의 데이터가 인식될 수 있다. 즉, 반도체메모리소자의 데이터 신뢰성이 떨어지는 문제점이 갖는다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 높은 데이터 신뢰성을 갖는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 데이터를 전달하기 위한 글로벌 입출력 라인; 및 비-아이들 상태 동안 상기 글로벌 입출력 라인에 터미네이션 저항을 공급하기 위한 터미네이션 수단을 구 비한다.
본 발명의 다른 측면에 따른 반도체메모리소자는 읽기구동 또는 쓰기 구동 동안 글로벌 입출력 라인에 데이터를 인가하거나, 수신하기 위한 데이터 라인 입출력수단; 비-아이들상태 동안 글로벌 입출력 라인의 풀업-저항 및 풀다운-저항을 공급하기 위한 터미네이션 수단; 및 상기 읽기 구동 또는 쓰기 구동 동안 상기 데이터를 패드로 출력하거나, 상기 패드로부터 인가받기 위한 데이터 패드 입출력수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 3을 참조하면, 본 발명에 따른 반도체메모리소자는 데이터를 전달하기 위한 글로벌 입출력 라인(GIO)과, 비-아이들 상태 동안 글로벌 입출력 라인(GIO)에 풀업-저항 및 풀다운-저항을 포함하는 터미네이션 저항을 공급하기 위한 터미네이션 제어부(200)와, 읽기 또는 쓰기 구동 동안 글로벌 입출력 라인(GIO)에 데이터를 인가하거나, 수신하기 위한 라인 입출력부(100)와, 읽기구동 또는 쓰기구동 동안 글로벌 입출력 라인(GIO)에 실린 데이터를 패드로 출력하거나, 패드로부터 인가된 데이터를 글로벌 입출력 라인(GIO)으로 전달하기 위한 데이터 패드 입출력부(300)을 구비한다.
이와 같이, 본 발명에 따른 반도체메모리소자는 비-아이들상태 동안 글로벌 입출력 라인(GIO)에 터미네이션 저항을 공급한다. 즉, 액티브커맨드가 인가되어 비-아이들상태가 되면 글로벌 입출력 라인(GIO)에 터미네이션 저항을 공급한다. 따라서, 읽기커맨드(RD)에 의해 데이터가 글로벌 입출력 라인(GIO)에 인가되기 이전에, 글로벌 입출력 라인(GIO)에 터미네이션 저항이 공급되기 위한 충분한 시간적 마진을 갖는다. 종래, 글로벌 입출력 라인(GIO)에 충분히 터미네이션 저항이 공급되기 이전에 데이터가 인가되어, 데이터가 잘못 인식되는 오동작을 방지할 수 있다.
한편, 다음에서는 각 블록을 구체적으로 살펴보도록 한다.
먼저, 라인 입출력부(100)는 읽기커맨드(RD)와 구동-제어신호(WTL_RDH)에 응답하여 데이터를 글로벌 입출력 라인(GIO)에 인가하기 위한 읽기 라인 인가부(120)와, 쓰기커맨드(WT)와 구동-제어신호(WTL_RDH)에 응답하여 글로벌 입출력 라인(GIO)에 실린 데이터를 내부 코어로 전달하기 위한 쓰기 라인 수신부(140)를 포함한다.
그리고 읽기 라인 인가부(120)는 읽기커맨드(RD)에 응답하여 데이터를 드라이빙하기 위한 읽기 프리 드라이빙부(122)와, 구동-제어신호(WTL_RDH)에 응답하여 읽기 프리 드라이빙(122)부의 출력 데이터를 글로벌 입출력 라인(GIO)에 드라이빙하기 위한 읽기 드라이빙부(124)를 포함한다.
쓰기 라인 수신부(140)는 구동-제어신호(WTL_RDH)에 응답하여 글로벌 입출력 라인(GIO)에 실린 데이터를 드라이빙하기 위한 쓰기 프리 드라이빙부(144)와, 쓰기커맨드(WT)에 응답하여 쓰기 프리 드라이빙부(144)의 데이터를 내부 코어로 드라이 빙하기 위한 쓰기 드라이빙부(142)를 포함한다.
라인 입출력부(100)의 동작을 간략히 살펴보면, 읽기커맨드(RD)가 인가되어 구동-제어신호(WTL_RDH)가 논리레벨 'H'로 활성화되는 경우에는 읽기 라인 인가부(120)가 액티브된다. 즉, 읽기 프리 드라이빙부(122)는 읽기커맨드(RD)에 응답하여 데이터를 드라이빙하고, 읽기 드라이빙부(124)는 구동-제어신호(WTL_RDH)에 응답하여 읽기 프리 드라이빙부(122)의 출력 데이터를 글로벌 입출력 라인(GIO)에 드라이빙한다.
이와 같이, 읽기 구동 시에는 읽기 라인 인가부(120)가 액티브되어 반도체메모리소자의 내부 데이터를 글로벌 입출력 라인(GIO)에 인가하고, 쓰기 구동 시에는 쓰기 라인 수신부(140)가 액티브되어 글로벌 입출력 라인(GIO)에 실린 데이터를 내부 코어로 전송한다.
한편, 터미네이션 제어부(200)는 비-아이들신호(IDLEB)에 응답하여 글로벌 입출력 라인(GIO)에 터미네이션 저항을 공급하기 위한 저항부(220)와, 비-아이들신호(IDLEB)에 응답하여 글로벌 입출력 라인(GIO)에 실린 데이터를 저장하기 위한 저장부(240)를 포함한다.
터미네이션 제어부(200)의 구동을 간략히 살펴보도록 한다.
먼저, 액티브 커맨드가 인가되어 비-아이들신호(IDLEB)가 논리레벨 'H'로 활성화되면, 저항부(220)가 액티브되어 글로벌 입출력 라인(GIO)에 터미네이션 저항을 공급하여, 1/2 VDD의 레벨이 유지되도록 한다. 이때, 저장부(240)는 턴오프된다. 그리고 프리차지커맨드가 인가되어 비-아이들신호(IDLEB)가 논리레벨 'L'로 비 활성화되면, 저장부(240)가 액티브되어 글로벌 입출력 라인(GIO)에 실린 데이터를 저장한다. 그리고 저항부(220)는 턴오프된다.
이와 같이, 액티브 커맨드가 인가되어 프리차지 커맨드가 인가되기 이전 까지는 비-아이들신호(IDLEB)의 활성화를 통해 글로벌 입출력 라인(GIO)이 1/2 VDD의 레벨을 유지하도록 함으로써, 인가되는 데이터의 논리레벨이 'H' 또는 'L'에 상관없이 1/2VDD 만큼만 천이하게 된다.
패드 입출력부(300)는 라인 입출력부(100)와 유사한 회로적 구현과 구동을 가지므로, 구체적인 언급은 생략하도록 한다.
한편, 다음에서는 도면을 참조하여 동작을 구체적으로 살펴보도록 한다.
도 4는 도 3에 도시된 반도체메모리소자의 동작 파형도이다.
도 4를 참조하면, 액티브 커맨드(ACT)가 인가되면, 이에 응답하여 비-아이들신호(IDLEB)가 논리레벨 'H'로 활성화된다.
이어, 저항부(220)가 비-아이들신호(IDLEB)의 논리레벨 'H'에 응답하여 글로벌 입출력 라인(GIO)에 터미네이션 저항을 공급하여, 라인의 레벨이 1/2 VDD로 유지되도록 한다.
이어, 읽기 커맨드(RD)가 인가되면, 구동-제어신호(WTL_RDH)는 논리레벨 'H'를 갖는다. 따라서, 라인 입출력부(100)는 읽기커맨드(RD)와 구동-제어신호(WTL_RDH)에 응답하여 데이터를 글로벌 입출력 라인(GIO)에 인가한다. 앞서 언급한 바와 같이, 글로벌 입출력 라인(GIO)이 1/2 VDD의 레벨을 가지므로, 데이터의 논리레벨이 'H' 또는 'L'이던지 관계없이 1/2 VDD 폭 만큼만 천이되면 된다.
이와 같이, 액티브커맨드(ACT)가 인가되면 글로벌 입출력 라인(GIO)을 1/2VDD로 유지시킴으로, 데이터가 인가되기 전에 충분한 시간을 가져, 종래와 달리 풀 VDD의 스윙이 발생하지 않는다. 따라서, 적은 스윙 폭으로 인해, 데이터가 글로벌 입출력 라인으로 빠르게 인가된다.
이어, 패드 입출력부(300)는 읽기커맨드(RD)와 구동-제어신호(WTL_RDH)에 응답하여 글로벌 입출력 라인(GIO)에 실린 데이터를 드라이빙하여 패드를 통해 외부로 출력한다.
한편, 전술한 본 발명에 따른 반도체메모리소자는 액티브 커맨드가 인가되는 비-아이들상태가 되면, 글로벌 입출력 라인에 터미네이션 저항을 공급한다. 즉, 종래 읽기커맨드의 인가 시 터미네이션 저항을 공급하기 때문에, 데이터가 인가되기 이전까지 터미네이션 저항이 공급되어지지 못해 데이터의 천이 시간이 길어지는 문제점을 방지할 수 있다. 따라서, 본 발명에 따른 반도체메모리소자는 데이터의 신뢰성이 향상된다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 비-아이들상태 동안 글로벌 입출력 라인에 터미네이션 저 항을 공급함으로써, 글로벌 입출력 라인에 인가되는 데이터의 레벨 천이를 빠르게 하여 데이터의 신뢰성을 높인다.

Claims (11)

  1. 데이터를 전달하기 위한 글로벌 입출력 라인; 및
    비-아이들 상태 동안 상기 글로벌 입출력 라인에 터미네이션 저항을 공급하기 위한 터미네이션 수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 비-아이들 상태는 새로운 액티브 커맨드에 의해 소자가 구동되고, 프리차지 커맨드가 인가되기 이전의 상태인 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 터미네이션 수단은,
    비-아이들 상태 동안 상기 글로벌 입출력 라인에 상기 터미네이션 저항을 공급하기 위한 저항부와,
    아이들 상태 동안 상기 글로벌 입출력 라인에 실린 데이터를 저장하기 위한 저장부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  4. 읽기구동 또는 쓰기 구동 동안 글로벌 입출력 라인에 데이터를 인가하거나, 수신하기 위한 데이터 라인 입출력수단;
    비-아이들상태 동안 상기 글로벌 입출력 라인에 터미네이션 저항을 공급하기 위한 터미네이션 수단; 및
    상기 읽기 구동 또는 쓰기 구동 동안 상기 데이터를 패드로 출력하거나, 상기 패드로부터 인가받기 위한 데이터 패드 입출력수단
    을 구비하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 비-아이들상태는 액티브커맨드의 활성화로부터 프리차지 커맨드가 인가되기 전까지인 것을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 터미네이션 수단은,
    비-아이들신호의 활성화에 응답하여 상기 글로벌 입출력 라인에 터미네이션 저항을 공급하기 위한 저항부와,
    상기 비-아이들신호의 비 활성화에 응답하여 상기 글로벌 입출력 라인에 실 린 데이터를 저장하기 위한 저장부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 라인 입출력 수단은,
    읽기커맨드와 구동-제어신호에 상기 글로벌 입출력 라인에 상기 데이터를 인가하기 위한 읽기 라인 인가부와,
    쓰기커맨드와 상기 구동-제어신호에 응답하여 상기 글로벌 입출력 라인에 실린 상기 데이터를 내부 코어로 전달하기 위한 쓰기 라인 수신부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 읽기 라인 인가부는,
    상기 읽기커맨드에 응답하여 데이터를 드라이빙하기 위한 읽기 프리 드라이빙부와,
    상기 구동-제어신호에 응답하여 상기 읽기-프리 드라이빙부의 출력 데이터를 상기 글로벌 입출력 라인에 드라이빙하기 위한 읽기 드라이빙부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  9. 제8항에 있어서,
    상기 쓰기 라인 수신부는,
    상기 구동-제어신호에 응답하여 상기 글로벌 입출력 라인에 실린 상기 데이터를 드라이빙하기 위한 쓰기 프리 드라이빙부와,
    상기 쓰기커맨드에 응답하여 상기 쓰기 프리 드라이빙부의 데이터를 상기 내부 코어로 드라이빙하기 위한 쓰기 드라이빙부를 포함하는 것을 특징으로 하는 반도체메모리소자.
  10. 비-아이들상태를 감지하는 단계; 및
    상기 비-아이들상태가 감지되면 글로벌 입출력 라인에 터미네이션 저항을 공급하는 단계
    를 구비하는 반도체메모리소자의 구동방법.
  11. 제10항에 있어서,
    상기 감지단계에서 비-아이들 상태가 감지되지 않으면 상기 글로벌 입출력 라인에 실린 데이터를 저장하는 단계를 더 포함하는 것
    을 특징으로 하는 반도체메모리소자의 구동 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020065021A (ko) * 2001-02-05 2002-08-13 삼성전자 주식회사 터미네이션 회로의 임피던스 업데이트 장치 및 방법
KR20030083237A (ko) * 2002-04-19 2003-10-30 삼성전자주식회사 반도체 집적회로의 온-칩 터미네이터, 그 제어 회로 및 그제어 방법
KR20050101865A (ko) * 2004-04-20 2005-10-25 주식회사 하이닉스반도체 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션제어 신호 생성 방법
KR100631174B1 (ko) * 2005-03-31 2006-10-02 주식회사 하이닉스반도체 글로벌 입출력 라인의 데이터 출력장치 및 그 데이터출력방법
KR20060106349A (ko) * 2005-04-08 2006-10-12 주식회사 하이닉스반도체 멀티-포트 메모리 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020065021A (ko) * 2001-02-05 2002-08-13 삼성전자 주식회사 터미네이션 회로의 임피던스 업데이트 장치 및 방법
KR20030083237A (ko) * 2002-04-19 2003-10-30 삼성전자주식회사 반도체 집적회로의 온-칩 터미네이터, 그 제어 회로 및 그제어 방법
KR20050101865A (ko) * 2004-04-20 2005-10-25 주식회사 하이닉스반도체 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션제어 신호 생성 방법
KR100631174B1 (ko) * 2005-03-31 2006-10-02 주식회사 하이닉스반도체 글로벌 입출력 라인의 데이터 출력장치 및 그 데이터출력방법
KR20060106349A (ko) * 2005-04-08 2006-10-12 주식회사 하이닉스반도체 멀티-포트 메모리 소자

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