JPH07245543A - バスシステム - Google Patents
バスシステムInfo
- Publication number
- JPH07245543A JPH07245543A JP5818594A JP5818594A JPH07245543A JP H07245543 A JPH07245543 A JP H07245543A JP 5818594 A JP5818594 A JP 5818594A JP 5818594 A JP5818594 A JP 5818594A JP H07245543 A JPH07245543 A JP H07245543A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- termination
- impedance
- circuit package
- resistor
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- Pending
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- Dc Digital Transmission (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【目的】 負荷インピーダンスの変動に起因して高速バ
スの特性インピーダンスが変動して伝搬信号波形が劣化
するのを防ぐ。 【構成】 バス２の終端と終端電位Ｖ１との間に並列終
端抵抗４１〜４ｍを複数設ける。バス２の各スロットに
挿抜されるカードの数に応じてバスの特性インピーダン
スが変化するので、この特性インピーダンスに応じてセ
レクタ３にて並列終端抵抗のインピーダンス値を適宜選
定しインピーダンス整合を図る。
スの特性インピーダンスが変動して伝搬信号波形が劣化
するのを防ぐ。 【構成】 バス２の終端と終端電位Ｖ１との間に並列終
端抵抗４１〜４ｍを複数設ける。バス２の各スロットに
挿抜されるカードの数に応じてバスの特性インピーダン
スが変化するので、この特性インピーダンスに応じてセ
レクタ３にて並列終端抵抗のインピーダンス値を適宜選
定しインピーダンス整合を図る。
Description
【０００１】
【産業上の利用分野】本発明はバスシステムに関し、特
に高速バスにおける特性インピーダンスの整合方法に関
するものである。
に高速バスにおける特性インピーダンスの整合方法に関
するものである。
【０００２】
【従来の技術】高速バスと称されるバス伝送路（以下、
単にバスと称す）には、その中間点の各部において種々
の回路パッケージカードが接続されるようになってい
る。これ等回路パッケージカードは常に全ての種類のも
のが当該バスに接続されて使用されるとは限らず、使用
目的に応じて回路パッケージカードが取捨選択されて使
用されることが一般的である。
単にバスと称す）には、その中間点の各部において種々
の回路パッケージカードが接続されるようになってい
る。これ等回路パッケージカードは常に全ての種類のも
のが当該バスに接続されて使用されるとは限らず、使用
目的に応じて回路パッケージカードが取捨選択されて使
用されることが一般的である。
【０００３】
【発明が解決しようとする課題】そのために、当該バス
に付随する負荷インピーダンスが種々変化することにな
り、よってバスの特性インピーダンスとの整合がとれ
ず、結果として伝搬信号波形の劣化を招来すると共に、
高速伝送が困難になるという欠点がある。
に付随する負荷インピーダンスが種々変化することにな
り、よってバスの特性インピーダンスとの整合がとれ
ず、結果として伝搬信号波形の劣化を招来すると共に、
高速伝送が困難になるという欠点がある。
【０００４】そこで、本発明はこの様な従来技術の欠点
を解決すべくなされたものであって、その目的とすると
ころは、バスに付随する負荷インピーダンスの変化に対
応でき、伝搬信号波形の劣化や高速伝送特性の低下を防
止可能なバスシステムを提供することにある。
を解決すべくなされたものであって、その目的とすると
ころは、バスに付随する負荷インピーダンスの変化に対
応でき、伝搬信号波形の劣化や高速伝送特性の低下を防
止可能なバスシステムを提供することにある。
【０００５】
【課題を解決するための手段】本発明によるバスシステ
ムは、データ伝送をなすバスと、前記バスに付随する負
荷インピーダンスに応じて前記バスの終端抵抗のインピ
ーダンス値を変化自在とする終端抵抗制御手段とを含む
ことを特徴とする。
ムは、データ伝送をなすバスと、前記バスに付随する負
荷インピーダンスに応じて前記バスの終端抵抗のインピ
ーダンス値を変化自在とする終端抵抗制御手段とを含む
ことを特徴とする。
【０００６】
【作用】データバスに付随する負荷インピーダンスに応
じてバス終端抵抗のインピーダンス値を変化自在に構成
し、バスに挿抜自在に接続された回路パッケージの挿抜
状態に応じて変化する負荷インピーダンスに応じて終端
抵抗を選択制御可能としたものである。
じてバス終端抵抗のインピーダンス値を変化自在に構成
し、バスに挿抜自在に接続された回路パッケージの挿抜
状態に応じて変化する負荷インピーダンスに応じて終端
抵抗を選択制御可能としたものである。
【０００７】
【実施例】以下に、図面を用いて本発明の実施例につい
て詳述する。
て詳述する。
【０００８】図１は本発明の一実施例の構成を示す図で
あり、（Ａ）はその回路図である。この図１（Ａ）を参
照すると、所定の特性インピーダンスＺ０を有する高速
バス２が設けられており、このバス２の信号入力端（駆
動端）２１はＭＯＳトランジスタ１によるオープンドレ
イン形式で駆動されるようになっている。
あり、（Ａ）はその回路図である。この図１（Ａ）を参
照すると、所定の特性インピーダンスＺ０を有する高速
バス２が設けられており、このバス２の信号入力端（駆
動端）２１はＭＯＳトランジスタ１によるオープンドレ
イン形式で駆動されるようになっている。
【０００９】このバス２の終端部にはセレクタ３が接続
されており、複数の終端抵抗４１〜４ｎの一つを選択し
て、この選択終端抵抗をこの終端部と終端電圧Ｖ１との
間に接続するようになっている。尚、セレクタ３は外部
選択信号５に応じて終端抵抗４１から４ｎの択一的選択
を行うものである。
されており、複数の終端抵抗４１〜４ｎの一つを選択し
て、この選択終端抵抗をこの終端部と終端電圧Ｖ１との
間に接続するようになっている。尚、セレクタ３は外部
選択信号５に応じて終端抵抗４１から４ｎの択一的選択
を行うものである。
【００１０】バス２の始端、終端及び中間点には、図１
（Ｂ）に示す如く、第１〜第ｎのスロットが設けられて
おり、各スロットには対応する回路パツケージカード
（以下、単にカードと称す）が必要に応じて適宜挿抜さ
れることにより使用される。
（Ｂ）に示す如く、第１〜第ｎのスロットが設けられて
おり、各スロットには対応する回路パツケージカード
（以下、単にカードと称す）が必要に応じて適宜挿抜さ
れることにより使用される。
【００１１】バス２の波形伝送路の特性インピーダンス
Ｚ０は、そのバスに接続される各種カードの製造時のば
らつきや、実際にバスに接続されるカードの枚数により
変動することになる。この特性インピーダンスの変動に
より、バスの波形伝送路における伝搬信号波形が変化す
る。
Ｚ０は、そのバスに接続される各種カードの製造時のば
らつきや、実際にバスに接続されるカードの枚数により
変動することになる。この特性インピーダンスの変動に
より、バスの波形伝送路における伝搬信号波形が変化す
る。
【００１２】例えば、図２に示す如く、バス２にカード
が最大で７枚実装可能な場合、バスの両端（第１のスロ
ットと第７のスロット）に夫々１枚ずつ、合計２枚のカ
ードが実装されたときと（図２（Ｂ）参照）、全てのス
ロット（第１のスロット〜第７のスロット）に夫々１枚
ずつ、合計７枚のカードが実装されたときと（図２
（Ｃ）参照）では、バス２に付随する負荷インピーダン
スが大きく変動する。これは、各パッケージには入力イ
ンピーダンスが存在し、よって実装パッケージの枚数に
応じて等価的に入力インピーダンスが変化することに起
因するものである。
が最大で７枚実装可能な場合、バスの両端（第１のスロ
ットと第７のスロット）に夫々１枚ずつ、合計２枚のカ
ードが実装されたときと（図２（Ｂ）参照）、全てのス
ロット（第１のスロット〜第７のスロット）に夫々１枚
ずつ、合計７枚のカードが実装されたときと（図２
（Ｃ）参照）では、バス２に付随する負荷インピーダン
スが大きく変動する。これは、各パッケージには入力イ
ンピーダンスが存在し、よって実装パッケージの枚数に
応じて等価的に入力インピーダンスが変化することに起
因するものである。
【００１３】以下に、数値例を掲げて説明する。カード
が全て実装されていないときのバス２の特性インピーダ
ンスをＺ０＝７５Ω、スロット間隔を１インチ（２．５
４ｃｍ）伝搬遅延時間をτ＝７（ｎｓ／ｍ）としたと
き、Ｚ０を近似的にインダクタンス成分（Ｌ０）とキャ
パシタンス成分（Ｃ０）とを使って表すと、Ｌ０は、 Ｌ０＝Ｚ０×τ ＝７５×７×１０-9 ＝５２５（ｎＨ／ｍ） ＝１３．３（ｎＨ／２．５４ｃｍ） …………（１） となる。
が全て実装されていないときのバス２の特性インピーダ
ンスをＺ０＝７５Ω、スロット間隔を１インチ（２．５
４ｃｍ）伝搬遅延時間をτ＝７（ｎｓ／ｍ）としたと
き、Ｚ０を近似的にインダクタンス成分（Ｌ０）とキャ
パシタンス成分（Ｃ０）とを使って表すと、Ｌ０は、 Ｌ０＝Ｚ０×τ ＝７５×７×１０-9 ＝５２５（ｎＨ／ｍ） ＝１３．３（ｎＨ／２．５４ｃｍ） …………（１） となる。
【００１４】また、Ｃ０は、 Ｃ０＝τ÷Ｚ０ ＝７×１０-9÷７５ ＝９３（ｐＦ／ｍ） ＝２．３６（ｐＦ／２．５４ｃｍ） …………（２） となる。
【００１５】ここで、図２（Ｂ）に示す様に、バス２の
両端のスロット（第１及び第７のスロット）にカード１
枚ずつ、合計２枚のカードを実装すると、カード１枚に
つき容量成分が２５ｐＦ増加するとすれば、バス全長
（２．５４×６＝１５．２４ｃｍ）に負荷が５０ｐＦ
（カード２枚分）付加したと考えられる。
両端のスロット（第１及び第７のスロット）にカード１
枚ずつ、合計２枚のカードを実装すると、カード１枚に
つき容量成分が２５ｐＦ増加するとすれば、バス全長
（２．５４×６＝１５．２４ｃｍ）に負荷が５０ｐＦ
（カード２枚分）付加したと考えられる。
【００１６】従って、２．５４ｃｍあたりの負荷容量Ｃ
１は、 Ｃ１＝５０÷６＝８．３５（ｐＦ／２．５４ｃｍ） となり、このときの特性インピーダンスＺ１は、 Ｚ１＝Ｚ０／（１＋Ｃ１／Ｃ０）1/2 ＝７５／（１＋８．３３／２．３６）1/2 ＝７５／４．５３1/2 ＝３５．２Ω ………（３） となる。
１は、 Ｃ１＝５０÷６＝８．３５（ｐＦ／２．５４ｃｍ） となり、このときの特性インピーダンスＺ１は、 Ｚ１＝Ｚ０／（１＋Ｃ１／Ｃ０）1/2 ＝７５／（１＋８．３３／２．３６）1/2 ＝７５／４．５３1/2 ＝３５．２Ω ………（３） となる。
【００１７】次に、図２（Ｃ）で示す様に、バス２にカ
ードが最大の７枚実装されたときには、上記と同一条件
では、バス全長（１５．２４ｃｍ）に負荷が１７５ｐＦ
（カード７枚分）が付加されたと考えられ、よって２．
５４ｃｍ（１インチ）当りの付加容量Ｃ２は、 Ｃ２＝１７５÷６＝２９．２（ｐＦ／２．５４ｃｍ） となる。
ードが最大の７枚実装されたときには、上記と同一条件
では、バス全長（１５．２４ｃｍ）に負荷が１７５ｐＦ
（カード７枚分）が付加されたと考えられ、よって２．
５４ｃｍ（１インチ）当りの付加容量Ｃ２は、 Ｃ２＝１７５÷６＝２９．２（ｐＦ／２．５４ｃｍ） となる。
【００１８】よって、このときの特性インピーダンスＺ
２は、 Ｚ２＝Ｚ０／（１＋Ｃ２／Ｃ０）1/2 ＝７５／（１＋２９．２／２．３６）1/2 ＝２０．５Ω …………（４） となる。
２は、 Ｚ２＝Ｚ０／（１＋Ｃ２／Ｃ０）1/2 ＝７５／（１＋２９．２／２．３６）1/2 ＝２０．５Ω …………（４） となる。
【００１９】この様に、バス２のスロットに実装される
カードの枚数によりその特性インピーダンスが著しく変
化することになる。そこで、図２（Ａ）に示す如く、バ
ス２の終端点と終端電位Ｖ１との間に設けられている２
つの終端抵抗４１，４２とのうち一つをセレクタ３にて
選択して並列終端を行うようにして、インピーダンス整
合を図るものである。
カードの枚数によりその特性インピーダンスが著しく変
化することになる。そこで、図２（Ａ）に示す如く、バ
ス２の終端点と終端電位Ｖ１との間に設けられている２
つの終端抵抗４１，４２とのうち一つをセレクタ３にて
選択して並列終端を行うようにして、インピーダンス整
合を図るものである。
【００２０】そのために、並列終端抵抗４１，４２の各
抵抗値（インピーダンス値）を、予め（３），（４）式
にて示した値の特性インピーダンスに整合するような値
に設定しておくことで、バス２上の伝搬信号波形の整形
がなされて波形劣化がなくなり、高速性も損われないの
である。
抵抗値（インピーダンス値）を、予め（３），（４）式
にて示した値の特性インピーダンスに整合するような値
に設定しておくことで、バス２上の伝搬信号波形の整形
がなされて波形劣化がなくなり、高速性も損われないの
である。
【００２１】バス２が製造ばらつきにより、その特性イ
ンピーダンスが低めに製造されたり、バスに接続される
カードの枚数が多くなって、同じく特性インピーダンス
が低くなる場合には、それに応じて終端抵抗のインピー
ダンス値をセレクタ３にて選択することができる。
ンピーダンスが低めに製造されたり、バスに接続される
カードの枚数が多くなって、同じく特性インピーダンス
が低くなる場合には、それに応じて終端抵抗のインピー
ダンス値をセレクタ３にて選択することができる。
【００２２】逆に、バスの特性インピーダンスが高めに
なった場合も同様であって、種々の特性インピーダンス
に整合自在な様に図１（Ａ）の構成を採用することがで
きる。
なった場合も同様であって、種々の特性インピーダンス
に整合自在な様に図１（Ａ）の構成を採用することがで
きる。
【００２３】図３は本発明の他の実施例の構成を示す図
であり、図１と同等部分は同一符号にて示している。本
実施例ではバス２の信号入力端２１をバイポーラトラン
ジスタ１０のオープンコレクタ形式にて駆動する構造で
あり、他の構成は図１（Ａ）のそれと同一であってその
説明は省略する。
であり、図１と同等部分は同一符号にて示している。本
実施例ではバス２の信号入力端２１をバイポーラトラン
ジスタ１０のオープンコレクタ形式にて駆動する構造で
あり、他の構成は図１（Ａ）のそれと同一であってその
説明は省略する。
【００２４】図４は本発明の更に他の実施例の一部を示
す図であり、バス２の信号入力端２１の駆動形式が、
（Ａ）ではトランジスタ１０のコレクタ抵抗１１による
プルアップ形式であり、（Ｂ）ではトランジスタ１０の
エミッタ抵抗１２によるエミッタフォロワ形式である。
他の構成は図３の例と同一である。
す図であり、バス２の信号入力端２１の駆動形式が、
（Ａ）ではトランジスタ１０のコレクタ抵抗１１による
プルアップ形式であり、（Ｂ）ではトランジスタ１０の
エミッタ抵抗１２によるエミッタフォロワ形式である。
他の構成は図３の例と同一である。
【００２５】また、特に図示しないが、図４の各トラン
ジスタ１０をＭＯＳトランジスタとして、ドレイン抵抗
によるプルアップ形式でも、ソース抵抗によるソースフ
ォロワ形式でも良いものである。
ジスタ１０をＭＯＳトランジスタとして、ドレイン抵抗
によるプルアップ形式でも、ソース抵抗によるソースフ
ォロワ形式でも良いものである。
【００２６】更に、図１，３に示す如く、終端電位Ｖ１
に終端抵抗４１〜４ｎを並列接続してセレクタ３で択一
的に選択するようにしているが、Ｖ１と逆極性の他の終
端電位Ｖ２に同じく複数の終端抵抗を並列接続して、セ
レクタにて択一的選択を行っても良く、またＶ１とＶ２
との２つの終端電位を用いて、これ等各電位Ｖ１，Ｖ２
とバス終端点との間にセレクタを夫々設けて、同時にＶ
１とＶ２との間の各終端抵抗を１つづつ、合計２つでイ
ンピーダンス整合をとる様にしても良いことは明らかで
ある。
に終端抵抗４１〜４ｎを並列接続してセレクタ３で択一
的に選択するようにしているが、Ｖ１と逆極性の他の終
端電位Ｖ２に同じく複数の終端抵抗を並列接続して、セ
レクタにて択一的選択を行っても良く、またＶ１とＶ２
との２つの終端電位を用いて、これ等各電位Ｖ１，Ｖ２
とバス終端点との間にセレクタを夫々設けて、同時にＶ
１とＶ２との間の各終端抵抗を１つづつ、合計２つでイ
ンピーダンス整合をとる様にしても良いことは明らかで
ある。
【００２７】
【発明の効果】以上述べた如く、本発明によれば、バス
に接続される回路パッケージカードの各入力インピーダ
ンスにより、当該バスに付随する負荷インピーダンスが
変化してバスの特性インピーダンスが変化する場合、そ
れに応じて終端抵抗のインピーダンスを適宜選択できる
様にしたので、インピーダンス整合が可能となって伝搬
信号波形の劣化がなくなり、バスの高速性が維持できる
という効果がある。
に接続される回路パッケージカードの各入力インピーダ
ンスにより、当該バスに付随する負荷インピーダンスが
変化してバスの特性インピーダンスが変化する場合、そ
れに応じて終端抵抗のインピーダンスを適宜選択できる
様にしたので、インピーダンス整合が可能となって伝搬
信号波形の劣化がなくなり、バスの高速性が維持できる
という効果がある。
【図１】（Ａ）は本発明の一実施例の構成を示す図、
（Ｂ）はバス２に接続されるカード挿抜用スロットを示
す図である。
（Ｂ）はバス２に接続されるカード挿抜用スロットを示
す図である。
【図２】（Ａ）は本発明の一実施例の具体例を示す図、
（Ｂ）及び（Ｃ）はバス２に接続されるカードの実装例
を夫々示す図である。
（Ｂ）及び（Ｃ）はバス２に接続されるカードの実装例
を夫々示す図である。
【図３】本発明の他の実施例の構成を示す図である。
【図４】（Ａ），（Ｂ）は本発明の更に他の実施例の一
部を夫々示す図である。
部を夫々示す図である。
１ ＭＯＳトランジスタ ２ バス ３ セレクタ ４１〜４ｍ 終端抵抗 ５ 外部選択信号 １０ バイポーラトランジスタ １１ コレクタ抵抗 １２ エミッタ抵抗 ２１ バス信号入力端
Claims (5)
- 【請求項１】 データ伝送をなすバスと、前記バスに付
随する負荷インピーダンスに応じて前記バスの終端抵抗
のインピーダンス値を変化自在とする終端抵抗制御手段
とを含むことを特徴とするバスシステム。 - 【請求項２】 前記終端抵抗制御手段は、前記バスの終
端点に設けられ互いにインピーダンスが異なる複数の抵
抗素子と、これ等複数の抵抗素子を選択して前記バスの
終端抵抗とする選択手段とを有することを特徴とする請
求項１記載のバスシステム。 - 【請求項３】 前記負荷インピーダンスは、前記バスに
接続される回路パッケージの入力インピーダンスである
ことを特徴とする請求項１または２記載のバスシステ
ム。 - 【請求項４】 前記バスの信号入力端はオープンドレイ
ン若しくはオープンコレクタ形式で駆動されることを特
徴とする請求項１〜３いずれか記載のバスシステム。 - 【請求項５】 前記回路パッケージが接続される接続点
は複数存在し、前記回路パッケージはこれ等接続点にお
いて挿抜自在な構成とされていることを特徴とする請求
項１〜４いずれか記載のバスシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5818594A JPH07245543A (ja) | 1994-03-02 | 1994-03-02 | バスシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5818594A JPH07245543A (ja) | 1994-03-02 | 1994-03-02 | バスシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07245543A true JPH07245543A (ja) | 1995-09-19 |
Family
ID=13076966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5818594A Pending JPH07245543A (ja) | 1994-03-02 | 1994-03-02 | バスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07245543A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002330182A (ja) * | 2001-02-05 | 2002-11-15 | Samsung Electronics Co Ltd | ターミネーション回路のインピーダンスアップデート装置及び方法 |
| JP2012174281A (ja) * | 2011-02-22 | 2012-09-10 | Apple Inc | メモリ装置のための可変インピーダンス制御 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05210436A (ja) * | 1991-09-05 | 1993-08-20 | Unitrode Corp | 制御可能なバスターミネータ |
-
1994
- 1994-03-02 JP JP5818594A patent/JPH07245543A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05210436A (ja) * | 1991-09-05 | 1993-08-20 | Unitrode Corp | 制御可能なバスターミネータ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002330182A (ja) * | 2001-02-05 | 2002-11-15 | Samsung Electronics Co Ltd | ターミネーション回路のインピーダンスアップデート装置及び方法 |
| JP2012174281A (ja) * | 2011-02-22 | 2012-09-10 | Apple Inc | メモリ装置のための可変インピーダンス制御 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981027 |