JPH0661836A - 終端回路及び波形整形回路 - Google Patents
終端回路及び波形整形回路Info
- Publication number
- JPH0661836A JPH0661836A JP4209180A JP20918092A JPH0661836A JP H0661836 A JPH0661836 A JP H0661836A JP 4209180 A JP4209180 A JP 4209180A JP 20918092 A JP20918092 A JP 20918092A JP H0661836 A JPH0661836 A JP H0661836A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- termination
- signal
- resistor
- matching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 本発明は、ＣＭＯＳ回路のような高速ディジ
タル回路の信号を伝送する伝送線路の終端に設けられ、
部品点数を増やさずに信号の立ち上がりと立ち下がりの
特性の均一性を保持することができ、しかも、消費電力
を低減することができる終端回路と上記の信号伝送線路
の途中に設けられ、伝送線路の途中で乱れた波形を整形
して波形の乱れに起因する回路の誤動作を防止すること
ができる波形整形回路とを提供することを目的とする。 【構成】 本発明に係る終端回路は、伝送線路の終端に
１端が接続される整合終端抵抗１と、上記の１端に入力
端子が接続され、出力端子は上記の整合終端抵抗の他端
に接続される非反転型バッファ回路２または反転型バッ
ファ回路よりなる。また、波形整形回路の構成は上記の
終端回路の構成と同一である。
タル回路の信号を伝送する伝送線路の終端に設けられ、
部品点数を増やさずに信号の立ち上がりと立ち下がりの
特性の均一性を保持することができ、しかも、消費電力
を低減することができる終端回路と上記の信号伝送線路
の途中に設けられ、伝送線路の途中で乱れた波形を整形
して波形の乱れに起因する回路の誤動作を防止すること
ができる波形整形回路とを提供することを目的とする。 【構成】 本発明に係る終端回路は、伝送線路の終端に
１端が接続される整合終端抵抗１と、上記の１端に入力
端子が接続され、出力端子は上記の整合終端抵抗の他端
に接続される非反転型バッファ回路２または反転型バッ
ファ回路よりなる。また、波形整形回路の構成は上記の
終端回路の構成と同一である。
Description
【０００１】
【産業上の利用分野】本発明は終端回路及び波形整形回
路に関する。特に、ＣＭＯＳ回路等の高速ディジタル回
路の信号を伝送する伝送線路の終端に設けられ、部品点
数を増やさずに信号の立ち上がりと立ち下がりの特性の
均一性を保持することができ、しかも、消費電力を低減
することができる終端回路及び上記の信号伝送線路の途
中に設けられ、伝送線路の途中で乱れた波形を整形して
波形の乱れに起因する回路の誤動作を防止することがで
きる波形整形回路に関する。
路に関する。特に、ＣＭＯＳ回路等の高速ディジタル回
路の信号を伝送する伝送線路の終端に設けられ、部品点
数を増やさずに信号の立ち上がりと立ち下がりの特性の
均一性を保持することができ、しかも、消費電力を低減
することができる終端回路及び上記の信号伝送線路の途
中に設けられ、伝送線路の途中で乱れた波形を整形して
波形の乱れに起因する回路の誤動作を防止することがで
きる波形整形回路に関する。
【０００２】
【従来の技術】近年、ディジタルシステムの高速化に伴
って、ＬＳＩ内部、ＭＣＭ（マルチチップモジュール）
あるいはプリント基板における信号配線ラインを伝搬す
る信号の周波数が高くなってきている。信号伝送系の動
作周波数が高くなるにしたがって、上記の信号配線ライ
ンは分布定数線路として扱わなければならなくなる。こ
のような場合、信号伝送線路に不用意に信号を伝搬させ
ると、信号の反射などを原因とするオーバーシュートや
アンダーシュートが発生し、回路の誤動作のみならず、
ＣＭＯＳ回路においては、ラッチアップ現象が起き電源
をオフしない限り電流が流れ続けて回路を破壊する場合
がある。
って、ＬＳＩ内部、ＭＣＭ（マルチチップモジュール）
あるいはプリント基板における信号配線ラインを伝搬す
る信号の周波数が高くなってきている。信号伝送系の動
作周波数が高くなるにしたがって、上記の信号配線ライ
ンは分布定数線路として扱わなければならなくなる。こ
のような場合、信号伝送線路に不用意に信号を伝搬させ
ると、信号の反射などを原因とするオーバーシュートや
アンダーシュートが発生し、回路の誤動作のみならず、
ＣＭＯＳ回路においては、ラッチアップ現象が起き電源
をオフしない限り電流が流れ続けて回路を破壊する場合
がある。
【０００３】このため、従来技術においては、信号伝送
線路の終端に終端回路を接続し、過度なオーバーシュー
トやアンダーシュートの発生を回避することが一般であ
る。
線路の終端に終端回路を接続し、過度なオーバーシュー
トやアンダーシュートの発生を回避することが一般であ
る。
【０００４】以下、従来技術に係る終端回路について説
明する。
明する。
【０００５】図８は従来技術に係る終端回路の第１例の
構成図であり、図９は従来技術に係る終端回路の第２例
の構成図である。
構成図であり、図９は従来技術に係る終端回路の第２例
の構成図である。
【０００６】図８参照 図において、10は出力バッファ回路であり、11はこの出
力バッファ回路から出力される高速ディジタル信号が伝
搬される信号伝送線路であり、12はこの信号伝送線路11
の終端と、電源Ｖdd及びグランドＧＮＤのいずれか一方
との間に接続される抵抗であり、この抵抗が終端回路を
なしている。
力バッファ回路から出力される高速ディジタル信号が伝
搬される信号伝送線路であり、12はこの信号伝送線路11
の終端と、電源Ｖdd及びグランドＧＮＤのいずれか一方
との間に接続される抵抗であり、この抵抗が終端回路を
なしている。
【０００７】この抵抗の値は、上記の信号伝送線路11の
特性インピーダンスとおゝむね同等に選定され、この抵
抗によって終端における信号の反射を抑制し、過度なオ
ーバーシュートやアンダーシュートを回避することがで
きる。
特性インピーダンスとおゝむね同等に選定され、この抵
抗によって終端における信号の反射を抑制し、過度なオ
ーバーシュートやアンダーシュートを回避することがで
きる。
【０００８】つぎに、第２例について説明する。
【０００９】図９参照 図において、13は信号伝送線路11の終端と電源Ｖddとの
間に接続される抵抗であり、14は上記の終端とグランド
ＧＮＤとの間に接続される抵抗であり、これら抵抗13・
14をもって終端回路を構成している。上記以外の符号の
説明は第１例の場合と同一である。
間に接続される抵抗であり、14は上記の終端とグランド
ＧＮＤとの間に接続される抵抗であり、これら抵抗13・
14をもって終端回路を構成している。上記以外の符号の
説明は第１例の場合と同一である。
【００１０】第２例の場合、抵抗13・14は交流的には信
号伝送線路11の終端において並列接続されたのと同等で
あるので、信号伝送線路11の特性インピーダンスとおゝ
むね同等の値となるように抵抗13と14の抵抗値を選定す
れば、この終端回路によって終端における信号の反射を
抑制し、過度のオーバーシュートやアンダーシュートを
回避することができる。
号伝送線路11の終端において並列接続されたのと同等で
あるので、信号伝送線路11の特性インピーダンスとおゝ
むね同等の値となるように抵抗13と14の抵抗値を選定す
れば、この終端回路によって終端における信号の反射を
抑制し、過度のオーバーシュートやアンダーシュートを
回避することができる。
【００１１】なお、上記の第１例及び第２例の終端回路
に加えて、信号伝送線路に信号を送出するＣＭＯＳ回路
の出力インピーダンスを線路の特性インピーダンスと整
合させる方法も提案されているが、この方法は回路が大
規模で複雑であると云う問題点を有するので一般的には
使用されない。
に加えて、信号伝送線路に信号を送出するＣＭＯＳ回路
の出力インピーダンスを線路の特性インピーダンスと整
合させる方法も提案されているが、この方法は回路が大
規模で複雑であると云う問題点を有するので一般的には
使用されない。
【００１２】
【発明が解決しようとする課題】ところで、従来技術に
係る終端回路は、第１例の場合は信号伝送線路の終端に
接続される抵抗が電源及びグランドのいずれか一方のみ
に接続されるので、この抵抗を介して流れる電流に起因
して、信号の立ち上がりと立ち下がりとで特性が不均一
（例えば、電源と接続される場合は信号の立ち上がりは
速く、信号の立ち下がりは遅くなり、グランドと接続さ
れる場合は上記の遅延が逆）になると云う欠点とを有
し、また、第２例の場合はそれぞれの抵抗を介して電源
またはグランドと伝送線路との間に流れる交流電流によ
る消費電力と上記の抵抗の直列回路を介して電源・グラ
ンド間に流れる直流電流による消費電力とにより消費電
力が増大すると云う欠点を有している。
係る終端回路は、第１例の場合は信号伝送線路の終端に
接続される抵抗が電源及びグランドのいずれか一方のみ
に接続されるので、この抵抗を介して流れる電流に起因
して、信号の立ち上がりと立ち下がりとで特性が不均一
（例えば、電源と接続される場合は信号の立ち上がりは
速く、信号の立ち下がりは遅くなり、グランドと接続さ
れる場合は上記の遅延が逆）になると云う欠点とを有
し、また、第２例の場合はそれぞれの抵抗を介して電源
またはグランドと伝送線路との間に流れる交流電流によ
る消費電力と上記の抵抗の直列回路を介して電源・グラ
ンド間に流れる直流電流による消費電力とにより消費電
力が増大すると云う欠点を有している。
【００１３】また、従来技術においては、信号伝送線路
の途中例えばプリント基板上の配線ラインの曲がりやス
タブ等の分岐点において信号の反射等が原因して信号波
形が乱れ回路が誤動作する場合があると云う欠点が存在
する。
の途中例えばプリント基板上の配線ラインの曲がりやス
タブ等の分岐点において信号の反射等が原因して信号波
形が乱れ回路が誤動作する場合があると云う欠点が存在
する。
【００１４】本発明の目的は、上記の欠点を解消するこ
とにあり、ＣＭＯＳ回路等の高速ディジタル回路の信号
を伝送する伝送線路の終端に設けられ、部品点数を増や
さずに信号の立ち上がりと立ち下がりの特性の均一性を
保持することができ、しかも、消費電力を低減すること
ができる終端回路と、上記の信号伝送線路の途中に設け
られ、伝送線路の途中で乱れた波形を整形して波形の乱
れに起因する回路の誤動作を防止することができる波形
整形回路とを提供することにある。
とにあり、ＣＭＯＳ回路等の高速ディジタル回路の信号
を伝送する伝送線路の終端に設けられ、部品点数を増や
さずに信号の立ち上がりと立ち下がりの特性の均一性を
保持することができ、しかも、消費電力を低減すること
ができる終端回路と、上記の信号伝送線路の途中に設け
られ、伝送線路の途中で乱れた波形を整形して波形の乱
れに起因する回路の誤動作を防止することができる波形
整形回路とを提供することにある。
【００１５】
【課題を解決するための手段】上記の目的は下記の第１
の手段と第２の手段のいずれかと、第３の手段と第４の
手段のいずれかとによって達成される。
の手段と第２の手段のいずれかと、第３の手段と第４の
手段のいずれかとによって達成される。
【００１６】第１の手段は、高速ディジタル信号伝送線
路の終端に１端が接続される整合終端抵抗（１）と、前
記の終端に入力端子が接続され、出力端子は前記の整合
終端抵抗（１）の他端に接続される非反転型バッファ回
路（２）とよりなり、この非反転型バッファ回路（２）
は、前記のディジタル信号の変化時間より長い遅延時間
を有する終端回路である。
路の終端に１端が接続される整合終端抵抗（１）と、前
記の終端に入力端子が接続され、出力端子は前記の整合
終端抵抗（１）の他端に接続される非反転型バッファ回
路（２）とよりなり、この非反転型バッファ回路（２）
は、前記のディジタル信号の変化時間より長い遅延時間
を有する終端回路である。
【００１７】第２の手段は、高速ディジタル信号伝送線
路の終端に１端が接続される整合終端抵抗（３）と、前
記の終端に入力端子が接続され、出力端子は前記の整合
終端抵抗（３）の他端に接続される反転型バッファ回路
（４）とよりなる終端回路である。
路の終端に１端が接続される整合終端抵抗（３）と、前
記の終端に入力端子が接続され、出力端子は前記の整合
終端抵抗（３）の他端に接続される反転型バッファ回路
（４）とよりなる終端回路である。
【００１８】第３の手段は、高速ディジタル信号伝送線
路の途中に１端が接続される整合抵抗（５）と、この整
合抵抗（５）の前記の１端が接続される点に入力端子が
接続され、出力端子は前記の整合抵抗（５）の他端に接
続される非反転型バッファ回路（６）とよりなり、この
非反転型バッファ回路（６）は、前記のディジタル信号
の変化時間より長い遅延時間を有する波形整形回路であ
る。
路の途中に１端が接続される整合抵抗（５）と、この整
合抵抗（５）の前記の１端が接続される点に入力端子が
接続され、出力端子は前記の整合抵抗（５）の他端に接
続される非反転型バッファ回路（６）とよりなり、この
非反転型バッファ回路（６）は、前記のディジタル信号
の変化時間より長い遅延時間を有する波形整形回路であ
る。
【００１９】第４の手段は、高速ディジタル信号伝送線
路の途中に１端が接続される整合抵抗（７）と、この整
合抵抗（７）の前記の１端が接続される点に入力端子が
接続され、出力端子は前記の整合抵抗（７）の他端に接
続される反転型バッファ回路（８）とよりなる波形整形
回路である。
路の途中に１端が接続される整合抵抗（７）と、この整
合抵抗（７）の前記の１端が接続される点に入力端子が
接続され、出力端子は前記の整合抵抗（７）の他端に接
続される反転型バッファ回路（８）とよりなる波形整形
回路である。
【００２０】
【作用】本発明に係る終端回路においては、終端回路を
構成するアクティブ回路が非反転型バッファ回路の場合
には、このバッファ回路が信号の変化時間より長い遅延
時間を有することゝされているので、信号の立ち上り時
には終端回路の整合終端抵抗が終端とグランドとの間に
接続されたのと同等となり、また、信号の立ち下り時に
は上記の整合終端抵抗が終端と電源との間に接続された
のと同等となるので、１本の整合終端抵抗をもって従来
技術に係る終端回路の２本の抵抗に対応することがで
き、終端における信号の反射を抑制することができると
ゝもに、信号の立ち上がりと立ち下がりの特性の均一性
を保持することができる。また、上記の遅延時間が経過
した後は、上記の整合終端抵抗の両端の電圧は同一にな
るので、整合終端抵抗に電流は流れず、したがって消費
電力を著しく低減することができる。
構成するアクティブ回路が非反転型バッファ回路の場合
には、このバッファ回路が信号の変化時間より長い遅延
時間を有することゝされているので、信号の立ち上り時
には終端回路の整合終端抵抗が終端とグランドとの間に
接続されたのと同等となり、また、信号の立ち下り時に
は上記の整合終端抵抗が終端と電源との間に接続された
のと同等となるので、１本の整合終端抵抗をもって従来
技術に係る終端回路の２本の抵抗に対応することがで
き、終端における信号の反射を抑制することができると
ゝもに、信号の立ち上がりと立ち下がりの特性の均一性
を保持することができる。また、上記の遅延時間が経過
した後は、上記の整合終端抵抗の両端の電圧は同一にな
るので、整合終端抵抗に電流は流れず、したがって消費
電力を著しく低減することができる。
【００２１】また、反転型バッファ回路の場合には、終
端回路の整合終端抵抗の両端には、伝送線路上の信号の
状況（Low またはHigh）に関係なく、常に論理振幅に相
当する電圧が印加されるので、１本の整合終端抵抗をも
って従来技術に係る終端回路の２本の抵抗に対応するこ
とができ、終端における信号の反射を抑制することがで
きるとゝもに、信号の立ち上がりと立ち下がりの特性の
均一性を保持することができる。この反転型バッファ回
路の場合に、上記の整合終端抵抗の両端に印加される電
圧によって上記の整合終端抵抗には常時電流が流れ、上
記の非反転型バッファ回路の場合より消費電力は大きい
が、従来技術の場合の２本の抵抗の直列回路に流れる直
流電流による電力消費がないので、従来技術に比べ消費
電力を著しく低減することができる。
端回路の整合終端抵抗の両端には、伝送線路上の信号の
状況（Low またはHigh）に関係なく、常に論理振幅に相
当する電圧が印加されるので、１本の整合終端抵抗をも
って従来技術に係る終端回路の２本の抵抗に対応するこ
とができ、終端における信号の反射を抑制することがで
きるとゝもに、信号の立ち上がりと立ち下がりの特性の
均一性を保持することができる。この反転型バッファ回
路の場合に、上記の整合終端抵抗の両端に印加される電
圧によって上記の整合終端抵抗には常時電流が流れ、上
記の非反転型バッファ回路の場合より消費電力は大きい
が、従来技術の場合の２本の抵抗の直列回路に流れる直
流電流による電力消費がないので、従来技術に比べ消費
電力を著しく低減することができる。
【００２２】また、本発明においては、信号伝送線路の
途中、例えば、プリント基板上の配線ラインの曲がりや
スタブ等の分岐点において、上記の非反転型バッファ回
路または反転型バッファ回路を有する終端回路と同一構
成の波形整流回路を接続することゝされているので、終
端回路の場合と同様の作用によって信号反射を抑制する
ことができ波形を整形することが可能となる。
途中、例えば、プリント基板上の配線ラインの曲がりや
スタブ等の分岐点において、上記の非反転型バッファ回
路または反転型バッファ回路を有する終端回路と同一構
成の波形整流回路を接続することゝされているので、終
端回路の場合と同様の作用によって信号反射を抑制する
ことができ波形を整形することが可能となる。
【００２３】
【実施例】以下、図面を参照して、本発明の４つの実施
例に係る終端回路及び波形整形回路について説明する。
例に係る終端回路及び波形整形回路について説明する。
【００２４】図１は第１実施例（請求項１に対応）に係
る終端回路の構成図である。
る終端回路の構成図である。
【００２５】図１参照 図において、１は１端が信号伝送線路11の終端に接続さ
れる整合終端抵抗であり、２は上記の終端に入力端子が
接続され、出力端子が上記の整合終端抵抗１の他端に接
続される非反転型バッファ回路である。上記の整合終端
抵抗１とこの非反転型バッファ回路２とをもって終端回
路を構成する。本実施例においては、上記の非反転型バ
ッファ回路２は、２段のインバータよりなる入力回路21
と、所定の遅延時間を発生するためのキャパシタ22と、
２段のインバータよりなる出力回路23とをもって構成さ
れる。10は信号伝送線路11を駆動する出力バッファ回路
である。
れる整合終端抵抗であり、２は上記の終端に入力端子が
接続され、出力端子が上記の整合終端抵抗１の他端に接
続される非反転型バッファ回路である。上記の整合終端
抵抗１とこの非反転型バッファ回路２とをもって終端回
路を構成する。本実施例においては、上記の非反転型バ
ッファ回路２は、２段のインバータよりなる入力回路21
と、所定の遅延時間を発生するためのキャパシタ22と、
２段のインバータよりなる出力回路23とをもって構成さ
れる。10は信号伝送線路11を駆動する出力バッファ回路
である。
【００２６】つぎに本実施例の動作について図２を参照
して説明する。
して説明する。
【００２７】図２参照 図２の（ａ）は非反転型バッファ回路２の入力端の信号
波形であり、（ｂ）はこのバッファ回路２の出力端の信
号波形であり、（ｃ）は整合終端抵抗１の両端の電圧波
形である。非反転バッファ回路２の出力端における信号
はキャパシタ22によって入力端信号より時間△Ｔ遅延し
た信号となる。そこで、整合終端抵抗１の両端の電圧波
形は上記の波形（ａ）から波形（ｂ）を差し引いた波形
（ｃ）となる。すなわち、伝送線路11の終端における信
号波形の変化時のみに整合終端抵抗１の両端にバッファ
回路の遅延時間に対応した幅のパルス電圧が現れる。し
たがって、伝送線路11の終端における信号波形の変化時
のみに終端処理が行われる。
波形であり、（ｂ）はこのバッファ回路２の出力端の信
号波形であり、（ｃ）は整合終端抵抗１の両端の電圧波
形である。非反転バッファ回路２の出力端における信号
はキャパシタ22によって入力端信号より時間△Ｔ遅延し
た信号となる。そこで、整合終端抵抗１の両端の電圧波
形は上記の波形（ａ）から波形（ｂ）を差し引いた波形
（ｃ）となる。すなわち、伝送線路11の終端における信
号波形の変化時のみに整合終端抵抗１の両端にバッファ
回路の遅延時間に対応した幅のパルス電圧が現れる。し
たがって、伝送線路11の終端における信号波形の変化時
のみに終端処理が行われる。
【００２８】ところで、伝送線路の終端における信号の
反射は信号波形の変化時に発生するものであるから、本
実施例に係る終端回路によって終端における信号の反射
を抑制することができる。しかも、上記の遅延時間△Ｔ
が経過した後は、整合終端抵抗１には電流が流れないか
ら、この整合終端抵抗１における電力消費を大幅に低減
することができる。
反射は信号波形の変化時に発生するものであるから、本
実施例に係る終端回路によって終端における信号の反射
を抑制することができる。しかも、上記の遅延時間△Ｔ
が経過した後は、整合終端抵抗１には電流が流れないか
ら、この整合終端抵抗１における電力消費を大幅に低減
することができる。
【００２９】図３は、第１実施例に係る終端回路の有無
による伝送線路終端における信号電圧波形の比較図であ
る。
による伝送線路終端における信号電圧波形の比較図であ
る。
【００３０】図３参照 図において、は出力バッファ回路10に入力される信号
波形であり、は終端回路が無い場合の伝送線路終端に
おける信号波形であり、は終端回路が有る場合のそれ
である。終端回路が無い場合は、信号反射によってラッ
チアップが発生する可能性のある電圧３．９Ｖを信号電
圧が超過するのでラッチアップの危険性があるが、本実
施例に係る終端回路及び波形整形回路を接続することに
よってラッチアップが防止されることがわかる。
波形であり、は終端回路が無い場合の伝送線路終端に
おける信号波形であり、は終端回路が有る場合のそれ
である。終端回路が無い場合は、信号反射によってラッ
チアップが発生する可能性のある電圧３．９Ｖを信号電
圧が超過するのでラッチアップの危険性があるが、本実
施例に係る終端回路及び波形整形回路を接続することに
よってラッチアップが防止されることがわかる。
【００３１】つぎに、本発明の第２実施例（請求項２に
対応）について説明する。図４は第２実施例に係る終端
回路の構成図である。
対応）について説明する。図４は第２実施例に係る終端
回路の構成図である。
【００３２】図４参照 図において、３は１端が信号伝送線路11の終端に接続さ
れる整合終端抵抗であり、４は上記の終端に入力端子が
接続され、出力端子は上記の整合終端抵抗３の他端に接
続される反転型バッファ回路である。上記の整合終端抵
抗３とこの反転型バッファ回路４とをもって終端回路を
構成する。10は信号伝送線路11を駆動する出力バッファ
回路である。
れる整合終端抵抗であり、４は上記の終端に入力端子が
接続され、出力端子は上記の整合終端抵抗３の他端に接
続される反転型バッファ回路である。上記の整合終端抵
抗３とこの反転型バッファ回路４とをもって終端回路を
構成する。10は信号伝送線路11を駆動する出力バッファ
回路である。
【００３３】つぎに、本実施例の動作について図５を参
照して説明する。
照して説明する。
【００３４】図５参照 図５の（ａ）は反転型バッファ回路４の入力端の信号波
形であり、（ｂ）はこのバッファ回路４の出力端の信号
波形であり、（ｃ）は整合終端抵抗３の両端の電圧波形
である。図５に示すように整合終端抵抗３の両端には常
に論理振幅に相当した電圧が印加されることゝなり、常
時終端処理が行われる。このため、上記の整合終端抵抗
３には常に電流が流れることゝなり、第１実施例に比べ
ると消費電力は大きいが、図９に示す従来技術において
Ｖdd、ＧＮＤ間に流れる直流電流による消費電力がない
ので従来技術の場合より消費電力は小さい。
形であり、（ｂ）はこのバッファ回路４の出力端の信号
波形であり、（ｃ）は整合終端抵抗３の両端の電圧波形
である。図５に示すように整合終端抵抗３の両端には常
に論理振幅に相当した電圧が印加されることゝなり、常
時終端処理が行われる。このため、上記の整合終端抵抗
３には常に電流が流れることゝなり、第１実施例に比べ
ると消費電力は大きいが、図９に示す従来技術において
Ｖdd、ＧＮＤ間に流れる直流電流による消費電力がない
ので従来技術の場合より消費電力は小さい。
【００３５】つぎに、第３実施例（請求項３に対応）に
ついて説明する。図６は第３実施例に係る波形整形回路
の構成図である。
ついて説明する。図６は第３実施例に係る波形整形回路
の構成図である。
【００３６】図において、５は１端が信号伝送線路11の
途中、例えばスタブ15の分岐点に接続される整合抵抗で
あり、６はこの整合抵抗５の１端に入力端子が接続さ
れ、出力端子は上記の整合抵抗５の他端に接続される非
反転型バッファ回路である。上記の整合抵抗５とこの非
反転型バッファ回路６とをもって波形整形回路を構成す
る。この波形整形回路は第１実施例における終端回路と
同一構成である。10は信号伝送線路11を駆動する出力バ
ッファ回路である。
途中、例えばスタブ15の分岐点に接続される整合抵抗で
あり、６はこの整合抵抗５の１端に入力端子が接続さ
れ、出力端子は上記の整合抵抗５の他端に接続される非
反転型バッファ回路である。上記の整合抵抗５とこの非
反転型バッファ回路６とをもって波形整形回路を構成す
る。この波形整形回路は第１実施例における終端回路と
同一構成である。10は信号伝送線路11を駆動する出力バ
ッファ回路である。
【００３７】本実施例に係る波形整形回路の動作は、第
１実施例における終端回路の動作と同一なので、冗長を
避ける目的で説明を省略する。
１実施例における終端回路の動作と同一なので、冗長を
避ける目的で説明を省略する。
【００３８】本実施例に係る波形整形回路によって信号
伝送線路途中で乱れた信号はその波形を整形され再生さ
れる。その結果、波形の乱れによる回路の誤動作を防止
することができる。
伝送線路途中で乱れた信号はその波形を整形され再生さ
れる。その結果、波形の乱れによる回路の誤動作を防止
することができる。
【００３９】つぎに、第４実施例（請求項４に対応）に
ついて説明する。図７は第４実施例に係る波形整形回路
の構成図である。
ついて説明する。図７は第４実施例に係る波形整形回路
の構成図である。
【００４０】図において、７は１端が信号伝送線路11の
途中、例えばスタブ15の分岐点に接続される整合抵抗で
あり、８はこの整合抵抗５の１端に入力端子が接続さ
れ、出力端子は上記の整合抵抗５の他端に接続される反
転型バッファ回路である。上記の整合抵抗７と反転型バ
ッファ回路８とをもって波形整形回路を構成する。この
波形整形回路は第２実施例における終端回路と同一構成
である。10は信号伝送線路11を駆動する出力バッファ回
路である。
途中、例えばスタブ15の分岐点に接続される整合抵抗で
あり、８はこの整合抵抗５の１端に入力端子が接続さ
れ、出力端子は上記の整合抵抗５の他端に接続される反
転型バッファ回路である。上記の整合抵抗７と反転型バ
ッファ回路８とをもって波形整形回路を構成する。この
波形整形回路は第２実施例における終端回路と同一構成
である。10は信号伝送線路11を駆動する出力バッファ回
路である。
【００４１】本実施例に係る波形整形回路の動作は、第
２実施例における終端回路の動作と同一なので、説明を
省略する。
２実施例における終端回路の動作と同一なので、説明を
省略する。
【００４２】本実施例に係る波形整形回路によって信号
伝送線路の途中で乱れた信号はその波形を整形され再生
される。その結果、波形の乱れによる回路の誤動作を防
止することができる。
伝送線路の途中で乱れた信号はその波形を整形され再生
される。その結果、波形の乱れによる回路の誤動作を防
止することができる。
【００４３】
【発明の効果】以上説明したとおり、本発明に係る終端
回路は整合終端抵抗と非反転バッファ回路または反転型
バッファ回路とをもって構成されるので、１本の終端抵
抗をもって従来技術に係る終端回路の２本の抵抗に対応
することができ、しかも、消費電力は従来技術より著し
く小さい。また、本発明に係る波形整形回路は、信号伝
送線路の途中に設けられ、本発明に係る終端回路と同一
の構成であるので、伝送線路途中における反射等による
波形の乱れを防止することができる。
回路は整合終端抵抗と非反転バッファ回路または反転型
バッファ回路とをもって構成されるので、１本の終端抵
抗をもって従来技術に係る終端回路の２本の抵抗に対応
することができ、しかも、消費電力は従来技術より著し
く小さい。また、本発明に係る波形整形回路は、信号伝
送線路の途中に設けられ、本発明に係る終端回路と同一
の構成であるので、伝送線路途中における反射等による
波形の乱れを防止することができる。
【００４４】したがって、本発明は、ＣＭＯＳ回路のよ
うな高速ディジタル回路の信号を伝送する伝送線路の終
端に設けられ、部品点数を増やさずに信号の立ち上がり
と立ち下がりの特性の均一性を保持することができ、し
かも、消費電力を低減することができる終端回路と、上
記の信号伝送線路の途中に設けられ、伝送線路の途中で
乱れた波形を整形して波形の乱れに起因する回路の誤動
作を防止することができる波形整形回路とを提供するこ
とができる。
うな高速ディジタル回路の信号を伝送する伝送線路の終
端に設けられ、部品点数を増やさずに信号の立ち上がり
と立ち下がりの特性の均一性を保持することができ、し
かも、消費電力を低減することができる終端回路と、上
記の信号伝送線路の途中に設けられ、伝送線路の途中で
乱れた波形を整形して波形の乱れに起因する回路の誤動
作を防止することができる波形整形回路とを提供するこ
とができる。
【図１】本発明の第１実施例に係る終端回路の構成図で
ある。
ある。
【図２】本発明の第１実施例に係る終端回路の動作説明
図である。
図である。
【図３】終端回路の有無による信号波形比較図である。
【図４】本発明の第２実施例に係る終端回路の構成図で
ある。
ある。
【図５】本発明の第２実施例に係る終端回路の動作説明
図である。
図である。
【図６】本発明の第３実施例に係る波形整形回路の構成
図である。
図である。
【図７】本発明の第４実施例に係る波形整形回路の構成
図である。
図である。
【図８】従来技術に係る終端回路の第１例の構成図であ
る。
る。
【図９】従来技術に係る終端回路の第２例の構成図であ
る。
る。
１・３ 整合終端抵抗 ５・７ 整合抵抗 ２・６ 非反転型バッファ回路 ４・８ 反転型バッファ回路 10 出力バッファ回路 11 信号伝送線路 12・13・14 抵抗 15 スタブ 21 入力回路 22 キャパシタ 23 出力回路 出力バッファ回路10に入力される信号波形 終端回路がないときの終端における信号波形 終端回路があるときの終端における信号波形
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 25/02 Ｚ 8226−5Ｋ
Claims (4)
- 【請求項１】 高速ディジタル信号伝送線路の終端に１
端が接続される整合終端抵抗（１）と、前記終端に入力
端子が接続され、出力端子は前記整合終端抵抗（１）の
他端に接続される非反転型バッファ回路（２）とよりな
り、 該非反転型バッファ回路（２）は、前記ディジタル信号
の変化時間より長い遅延時間を有することを特徴とする
終端回路。 - 【請求項２】 高速ディジタル信号伝送線路の終端に１
端が接続される整合終端抵抗（３）と、前記終端に入力
端子が接続され、出力端子は前記整合終端抵抗（３）の
他端に接続される反転型バッファ回路（４）とよりなる
ことを特徴とする終端回路。 - 【請求項３】 高速ディジタル信号伝送線路の途中に１
端が接続される整合抵抗（５）と、該整合抵抗（５）の
前記１端が接続される点に入力端子が接続され、出力端
子は前記整合抵抗（５）の他端に接続される非反転型バ
ッファ回路（６）とよりなり、 該非反転型バッファ回路（６）は、前記ディジタル信号
の変化時間より長い遅延時間を有することを特徴とする
波形整形回路。 - 【請求項４】 高速ディジタル信号伝送線路の途中に１
端が接続される整合抵抗（７）と、該整合抵抗（７）の
前記１端が接続される点に入力端子が接続され、出力端
子は前記整合抵抗（７）の他端に接続される反転型バッ
ファ回路（８）とよりなることを特徴とする波形整形回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209180A JPH0661836A (ja) | 1992-08-05 | 1992-08-05 | 終端回路及び波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209180A JPH0661836A (ja) | 1992-08-05 | 1992-08-05 | 終端回路及び波形整形回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661836A true JPH0661836A (ja) | 1994-03-04 |
Family
ID=16568664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209180A Withdrawn JPH0661836A (ja) | 1992-08-05 | 1992-08-05 | 終端回路及び波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661836A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195775A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | 信号伝送回路 |
| JP2008072693A (ja) * | 2006-06-28 | 2008-03-27 | Intel Corp | 動的伝送路の終端 |
| JP2008311816A (ja) * | 2007-06-13 | 2008-12-25 | Sony Corp | 通信装置 |
| WO2010001456A1 (ja) * | 2008-06-30 | 2010-01-07 | 富士通株式会社 | 波形整形回路および光スイッチ装置 |
-
1992
- 1992-08-05 JP JP4209180A patent/JPH0661836A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195775A (ja) * | 1995-01-13 | 1996-07-30 | Nec Corp | 信号伝送回路 |
| JP2008072693A (ja) * | 2006-06-28 | 2008-03-27 | Intel Corp | 動的伝送路の終端 |
| JP4712006B2 (ja) * | 2006-06-28 | 2011-06-29 | インテル・コーポレーション | 装置およびシステム |
| JP2008311816A (ja) * | 2007-06-13 | 2008-12-25 | Sony Corp | 通信装置 |
| WO2010001456A1 (ja) * | 2008-06-30 | 2010-01-07 | 富士通株式会社 | 波形整形回路および光スイッチ装置 |
| US8310750B2 (en) | 2008-06-30 | 2012-11-13 | Fujitsu Limited | Waveform shaping circuit and optical switching device |
| JP5463286B2 (ja) * | 2008-06-30 | 2014-04-09 | 富士通株式会社 | 波形整形回路および光スイッチ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0112043B1 (en) | Self-clocking binary receiver | |
| US5539337A (en) | Clock noise filter for integrated circuits | |
| US7394281B1 (en) | Bi-directional universal serial bus booster circuit | |
| JPS63299513A (ja) | 出力回路 | |
| US20020109493A1 (en) | High impedance current mode voltage scalable driver | |
| US10892759B1 (en) | Bus driver module with controlled circuit and transition controlled circuit thereof | |
| US6838900B2 (en) | Middle pull-up point-to-point transceiving bus structure | |
| JPH0661836A (ja) | 終端回路及び波形整形回路 | |
| US7800406B2 (en) | Apparatus, circuit and method of transmitting signal | |
| US5982215A (en) | Analog signal transmission circuit | |
| KR20040011366A (ko) | 고속 동작에 적합한 메모리 모듈 및 메모리 시스템 | |
| KR20020060753A (ko) | 전자 회로 | |
| US20060152275A1 (en) | Signal transmitting circuit | |
| US20060132577A1 (en) | Circuit topology for high-speed printed circuit board | |
| US7054372B2 (en) | Digital transmission line tap circuit | |
| US6163165A (en) | Method for operating an information handling system | |
| US6794895B2 (en) | Power saving termination technique for differential signaling | |
| JP2000101409A (ja) | ノイズ抑圧回路 | |
| JP2871443B2 (ja) | インタフェース回路 | |
| CN116614123B (en) | Differential pair circuit, signal transmission method thereof and display panel | |
| JP2012205041A (ja) | インターフェース回路 | |
| US6268783B1 (en) | Printed circuit board including signal transmission line capable of suppressing generation of noise | |
| JPH0818583A (ja) | 伝送線路終端方法 | |
| JPH088978A (ja) | 信号伝送回路 | |
| KR0153910B1 (ko) | 고속 백플레인용 복합형 정합 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |