KR100440753B1 - 조절가능한 출력 구동 회로, 집적회로 출력 구동 회로, 출력 데이터 신호 제공 방법 및 동기식 메모리 장치 - Google Patents

조절가능한 출력 구동 회로, 집적회로 출력 구동 회로, 출력 데이터 신호 제공 방법 및 동기식 메모리 장치 Download PDF

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Abstract

출력 구동 회로는 동적 랜덤 액세스 메모리(DRAM)와 같은 동기식 메모리에서 고속 데이터 통신을 위한 논리 레벨 조절 및 파형 정형(wave-shaping)을 제공한다. 레벨 조절은 종단 저항과, 출력 노드와 VDD 및 VSS 전원 사이의 조절가능한 임피던스간의 저항성 분배에 의해 얻어진다. 파형 정형 기능들은 입력 신호의 천이에 응답하여 출력 트랜지스터들을 순차적으로 턴온 또는 오프시킴으로써 출력 노드에서의 신호의 슬루 레이트 변경을 포함한다. 출력 트랜지스터들을 가중(weighting)하는 상이한 방안들은 출력 신호의 상이한 파형 정형 특성들을 얻는다.

Description

조절가능한 출력 구동 회로, 집적회로 출력 구동 회로, 출력 데이터 신호 제공 방법 및 동기식 메모리 장치{Adjustable output driver circuit, an integrated circuit output driver circuit, a method for providing an output data signal and a synchronous memory device}
집적 회로는 통상적으로 부가 회로와 통신을 위해 사용되는 복수의 입/출력 핀들을 포함한다. 예를 들면, 동적 랜덤 액세스 메모리(DRAM)와 같은 집적 메모리 장치는 메모리 동작 제어 신호들을 수신하기 위한 제어 입력들과, 외부 시스템 또는 프로세서와 양방향 데이터 통신을 위한 데이터 핀들을 포함한다.
현대의 집적회로들의 데이터 전송 속도는 주로 내부 회로 동작 속도들에 의해 제한된다. 통신 네트워크들은 일반적으로 일부 집적 회로들의 용량보다 더 빠른 속도로 회로 사이에 신호들을 전송한다. 보다 빠른 회로들의 요구를 처리하기 위해, 일군의 집적 회로들이 공통 버스상에서 조합될 수 있다. 이 구성에서, 각 집적회로는 고속으로 전송되는 데이터를 공유하기 위해 다른 집적회로들과 조화되는 방법으로 동작한다. 예를 들면, DRAM들, 정적(static) RAM들, 또는 판독 전용 메모리(ROM)들과 같은 일군의 메모리 장치들은 공통 데이터 버스에 접속될 수 있다. 버스의 데이터 속도는 개별 메모리들의 실행가능한 동작속도보다 실질적으로 더 빠를 수 있다. 그러므로, 각 메모리는 하나의 메모리가 수신된 데이터를 처리하고, 다른 메모리가 새로운 데이터를 수신하도록 동작된다. 적절한 수의 메모리 장치들과 효율적인 제어 시스템을 제공함으로써, 고속의 데이터 전송들이 달성될 수 있다.
데이터 통신 신호들의 전송 속도가 계속해서 증가함에 따라, 각 집적회로로부터 정확하게 데이터를 전송하기 위해 새로운 회로 및 방법들이 요구된다. 한가지 제안된 해법은 미국 특허 제 5,254,883호에 개시된 버스 구동기이다. 이 버스 구동기 회로는 전원에 버스를 싱글 엔드(single-endedly) 접속하는 병렬 출력 트랜지스터들을 사용한다. 출력 트랜지스터들은 상이한 사이즈들로 제조되고 버스 전류를 제어하기 위해 선택적으로 활성화된다. 이 접근법은 정확한 논리 전압 레벨로 버스 전압을 설정하기 위해 정확한 버스 전류 제어를 지향한다. 그러나, 그 접근법은 논리 전압 레벨들 사이에 버스 전압의 천이 동안 제어가 없다.
위에서 설명된 이유들 때문에 그리고 본 명세서를 읽고 이해할 때 당업자들에게 명백해지는 이하에서 설명되는 다른 이유들 때문에, 당해 기술 분야에서 완전하게 조절 가능하며, 논리 전압 레벨들간의 버스 전압의 천이의 제어를 제공하는 고속 출력 구동기가 필요하다.
본 발명은 일반적으로 집적 회로들에 관한 것으로, 특히, 고속 데이터 전송을 위한 데이터 출력 구동기들에 관한 것이다.
도 1은 본 발명의 일 실시예 및 사용된 상황을 설명하는 일반화된 개략도.
도 2는 도 1의 출력 구동 회로의 일 실시예를 상세하게 설명하는 일반화된 개략도.
도 3은 도 2의 파형 정형 제어 회로를 상세하게 설명하는 일반화된 개략도.
도 4는 도 3의 각 시퀀스 회로의 일 실시예를 상세하게 설명하는 일반화된 개략도.
도 5는 도 3의 각 시퀀스 회로의 다른 실시예를 상세하게 설명하는 일반화된 개략도.
도 6은 도 2의 출력 구동 회로의 전압 대 시간 파형들을 설명하는 그래프.
도 7은 전형적인 출력 구동 회로의 출력 노드에서의 전압 DQ'에 대한 도2의 출력 구동 회로의 출력 노드에서의 전압 DQ의 전압 대 시간 파형들을 설명하는 그래프.
도 8은 도 7과 유사하며, 출력 트랜지스터들의 제 1 비균일 가중치로부터 초래된 파형들의 그래프.
도 9는 도 7과 유사하며, 출력 트랜지스터들의 제 2 비균일 가중치로부터 초래되는 파형들의 그래프.
도 10은 제 1 및 제 2 임피던스들이 포함되지 않은 출력 구동 회로의 다른 실시예를 설명하는 일반화된 개략도.
도 11은 싱글 엔드 파형 정형 및 2진 하이 논리 전압 레벨 세팅을 위한 출력 구동 회로의 다른 실시예를 설명하는 일반화된 그래프.
도 12는 싱글 엔드 파형 정형 및 2진 로우 논리 전압 레벨 세팅을 위한 출력 구동 회로의 다른 실시예를 설명하는 일반화된 개략도.
본 발명은 출력 전압 신호의 파형 정형(wave-shaping) 및 레벨 조절을 할 수 있는 출력 구동 회로를 제공한다. 제 1 복수의 출력 트랜지스터들은 제 1 전원에 출력 모드를 전기적으로 접속 또는 분리한다. 제어 회로는 제 1 복수의 출력 트랜지스터들에서 각 출력 트랜지스터의 제어단자에 접속된다. 제어 회로는 제어 회로에 의해 수신된 제 1 입력신호의 천이에 응답하여 제 1 복수의 출력 트랜지스터들에서의 출력 트랜지스터들을 턴 온 또는 턴 오프한다.
일 실시예에서, 출력 구동 회로는 제 1 복수의 출력 트랜지스터들과 제 1 전원 사이에 삽입된 제 1 임피던스를 포함한다. 제 2 복수의 출력 트랜지스터들은 제 2 전원에 출력 노드를 전기적으로 접속 또는 분리한다. 제어 회로는 제 2 복수의 출력 트랜지스터들에서의 각 출력 트랜지스터들의 제어단자에 접속된다. 제어 회로는 제어 회로에 의해 수신된 제 2 입력신호의 천이에 응답하여 제 2 복수의 출력 트랜지스터들에서의 출력 트랜지스터들을 순차적으로 턴 온 또는 턴 오프한다. 또한, 출력 구동 회로는 제 1 복수의 출력 트랜지스터들과 제 1 전원 사이에 삽입된 제 2 임피던스를 포함한다.
본 발명은 논리 전압 레벨들 및 이 레벨들 사이의 전압 천이의 슬루 레이트(slew rate)를 포함하여, 신호를 파형 정형(wave-shaping)하는 방법 및 장치를 포함한다. 본 발명은 동적 랜덤 액세스 메모리(DRAM)을 포함하는 동기식 메모리에서와 같이 고속 데이터 통신들에 특히 유용하다.도면들에서, 같은 번호들은 몇몇 도면들에서 실질적으로 유사한 구성요소들을 설명한다.
바람직한 실시예들의 다음의 상세한 설명에서, 그 일부를 형성하고 본 발명들이 실시될 수 있는 특정한 바람직한 실시예들의 설명에 의해 도시된 첨부도면이 참조된다. 이들 실시예들은 종래기술에 숙련된 사람들이 본 발명을 실시할 수 있도록 충분히 상세하게 기술되었으며, 다른 실시예들이 사용될 수 있고 본 발명의 정신 및 범위에서 벗어나지 않고 논리적, 기계적 및 전기적 변화들이 이루어질 수 있다는 것에 유의한다. 그러므로, 다음의 상세한 설명은 제한하는 의미로 간주되지 않으며, 본 발명들의 범위는 첨부된 청구항들에 의해서만 한정된다.
도 1은 본 발명의 일 실시예 및 그 실시예가 사용되는 환경을 설명하는 일반화된 개략도이다. 도 1에서, 메모리 어레이(90)는 메모리 셀들과, 메모리 셀들내에 저장된 데이터를 판독하기 위한 판독 회로를 포함한다. 출력 구동 회로(100)는 노드(110)에서 제 1 입력신호(D)로서 메모리 어레이(90)로부터 판독된 데이터와 노드(120)에서 제 2 입력신호로서 그것의 2진 보수를 수신하고, 노드(130)에서 출력신호(DQ)에 응답하여 제공한다. 출력 노드(130)는 데이터 통신 라인(150)을 통해 수신 노드(140)에 전기적으로 접속되고, 집적회로 칩을 온 오프하는 분배된 상호접속(interconnect), 패드 및 다른 저항 및 커패시턴스를 포함할 수 있다. 또한, 출력 노드(130)는 종단 저항기(170)를 통해 종단 노드(160)에서 종단 전원 전압 Vterm에 전기적으로 접속된다. 노드(180)에서의 VDD와 노드(190)에서의 VSS와 같은 제 1 및 제 2 전원전압들은 출력 구동 회로(100)에 제공된다. 전형적으로 Vterm은 VDD와 VSS사이의 대략 중간인 전압이다.
도 2는 출력 구동 회로(100)의 일실시예를 보다 상세히 설명하는 일반화된 개략도이다. 도 2에서, PFET들(200A-C)과 같은, 제 1 복수의 출력 트랜지스터들(200)은 출력 노드(130)에 함께 접속된 드레인 단자들을 갖는다. 파형 정형 제어 회로(202)는 노드들(205A-C)에서 PFET들(200A-C)의 각 게이트 단자들에 독립적인 제어 단자 신호들을 제공한다. PFET들(200A-C)의 소스 단자들은 제 1 임피던스(210)를 통해 VDD에 함께 접속된다.
일 실시예에서, 제 1 임피던스(210)는 제 1 복수의 출력 트랜지스터들(200)에서 PFET들(200A-C)의 각각의 노드 220에서 소스 단자들에 함께 접속된 드레인 단자들을 가진 PFET들(200A-C)과 같은 능동 소자들을 포함한다. PFET들(200A-C)은 노드(180)에서 VDD에 함께 접속된 소스 단자들을 갖는다. VOH레벨 제어 회로(212)는 얼마나 많이 변화되고 PFET들(200A-C)중 어느 것이 턴온되는지에 따라 프로그램 가능하게 제 1 임피던스(210)를 제어하기 위하여 PFET들(200A-C)의 각 게이트 단자들에 노드 215A-C에서 독립적인 제어 단자 신호들을 제공한다. 턴온되는 PFET들(200A-C)은 노드 220과 노드 180에서의 VDD사이의 임피던스의 유효값에 기여한다. PFET들(200A-C)은 동일한 폭/길이 애스펙트비들을 변화시킬 수 있거나, 또는 동일한 폭/길이 애스펙트의 병렬 접속된 PFET들(200A-C)의 다른 상이한 복수의 예들을 각각 포함할 수 있거나, 또는 PFET들(200A-C)중 턴온되는 것을 변경함으로써 노드 180에서의 VDD와 노드 220 사이의 임피던스의 유효값을 최적화하기 위해 설계될 수 있다.
임피던스(210)는 종단 저항(170)을 갖는 저항성 분배기를 형성하며, 그 임피던스값은 출력 노드(130)에서 2진 하이 논리 전압 레벨 VOH을 결정한다. VOH레벨 제어 회로(212)는, PFET들(200A-C)중 어느 것이 턴온되는 지를 제어함으로써, 임피던스(210)의 값을 제어하고, 차례로, VOH의 값을 제어한다.
NFET들(250A-C)과 같은 제 2 복수의 출력 트랜지스터들(250)은 출력 노드(130)에 함께 접속된 드레인 단자들을 갖는다. 파형 정형 제어 회로(202)는 노드 255A-C에서 NFET들(250A-C)의 각 게이트 단자에 독립적인 제어 단자 신호들을 제공한다. NFET들(250A-C)의 소스 단자들은 제 2 임피던스(260)를 통해 VSS에 함께 접속된다.
일 실시예에서, 제 2 임피던스(260)는 제 2 복수의 출력 트랜지스터들(250)의 NFET들(250A-C)의 각 노드 270에서 소스 단자들에 함께 접속된 드레인 단자들을 가지는, NFET들(260A-C)과 같은 능동 소자들을 포함한다. NFET들(260A-C)은 노드 190에서 VSS에 함께 접속된 소스 단자들을 갖는다. VOL레벨 제어 회로(272)는 얼마나 많이 변화되고 NFET들(260A-C)중 어느 것이 턴온되는지에 따라 임피던스(260)를 프로그램가능하게 제어하기 위해 노드 275A-C에서 NFET들(260A-C)의 각 게이트 단자에 독립적인 제어 단자 신호들을 제공한다. 턴온되는 PEFT들(260A-C)은 노드 190에서의 VSS와 노드 270 사이의 유효 임피던스에 기여한다. PFET들(260A-C)은 동일한 폭/길이 애스펙트비를 가지는 병렬접속된 PFET들의 다른 복수의 예들을 포함하며, 또는 PFET들(260A-C)중 턴온되는 것을 변경함으로써 노드 190에서의 VDD와 노드 270 사이의 임피던스의 유효값을 최적화시키도록 설계될 수도 있다.
임피던스(260)는 종단 저항(170)을 갖는 저항성 분배기를 형성하며, 그 임피던스값은 출력 노드(130)에서 2진 하이 논리 전압 레벨 VOL을 결정한다. VOL레벨 제어 회로(272)는, PFET들(260A-C)중 어느 것이 턴온되는 지를 제어함으로써, 임피던스(260)의 값을 제어하고, 차례로, VOL의 값을 제어한다.
상기 설명에서, 제 1 복수의 출력 트랜지스터들(200), 제 2 복수의 출력 트랜지스터들(250), 제 1 임피던스(210), 및 제 2 임피던스(260)는 설명의 명료함을 위해 3개의 전계 효과 트랜지스터들을 포함하는 것으로 각각 기술되었다. 그러나, 상기 트랜지스터들의 정확한 수는 본 발명의 정신 및 범위로부터 벗어나지 않고 개별적인 구성 제한에 따라 선택될 수 있다.
도 3은 파형 정형 제어 회로(202)를 상세하게 설명하는 일반화된 개략도이다. 파형 정형 제어 회로(202)는 각각의 노드들 110 및 120에 전기적으로 접속된 입력단자들(305)에서 제 1 및 제 2 입력신호들 D와 DN을 수신하는 시퀀스 회로들(300A-B)을 포함한다. 시퀀스 회로들(300A-B)은 그것에 응답하여 각 노드들 205A-C 및 255A-C에 전기적으로 접속되는 출력 단자들(310A-C)에서 순차적으로 시간 지연된 제어 단자 신호들을 각각 제공한다. 이 순차적으로 시간 지연된 제어 단자 신호들은 제 1 복수(200) 및 제 2 복수(250)의 출력 트랜지스터들을 통해 노드 190에서의 VSS와 노드 180에서의 VDD에 출력 노드(130)를 접속시킨다. 이하에 기술되는 바와 같이, 출력 트랜지스터들에 순차적으로 시간 지연된 제어 단자 신호들을 제공함으로써, 시퀀스 회로들(300A-B)은 출력 노드(130)에서 전압의 슬루 레이트에 따른 제어를 제공하며, 슬루 레이트 제어는 각각 제 1 및 제 2 임피던스(210,216)에 의해 제공된 VOH및 VOL레벨 제어와는 무관하다.
도 4는 시퀀스 회로들(300A-B) 각각의 일 실시예를 설명하는 일반화된 개략도이다. 도 4는 입력단자(305)에서 입력신호를 수신하고, 그것에 응답하여 출력 단자들(310A-C)에서 복수의 순차적으로 지연된 신호들을 제공하기 위해, 일련의 직렬 종속 인버터들(400A-F)을 포함한다. 이 실시예에서, 입력단자(305)에서의 신호 천이와 출력단자들(310A-C) 각각에서의 신호 천이 사이의 지연은, 상호접속 커패시턴스와 후속하는 인버터들 및 출력 트랜지스터들의 부하 커패시턴스를 포함하는, 상응하는 수의 인버터 지연들에 의해 결정된다.
도 5는 시퀀스 회로(300A-B)의 각각의 다른 실시예를 상세하게 설명하는 일반화된 개략도이다. 도 5는 직렬 종속 인버터들의 쌍들(500A-F)을 포함한다. 500A-B, 500C-D, 500E-F와 같은 인버터들의 각 쌍은 입력단자(305)에서 입력 신호를 수신하고 각출력 단자들(310A-C)에서 그것에 응답하여 순차적으로 지연된 신호를 제공한다. 500A-B, 500C-D, 500E-F와 같은 인버터들의 각 쌍은 그들 사이에 삽입된 각 커패시턴스들(505A-C)과 같은 커패시턴스를 갖는다. 커패시턴스들(505A-C)은 입력 단자(305)에서의 신호 천이와 각 출력단자들(310A-C)에서의 신호 천이 사이의 지연을 테일러링(tailoring)하기 위하여, 휴즈나 다른 프로그램가능한 소자에 의해서와 같이 정돈가능하게 조절될 수 있다.
도 6은 출력 구동 회로(100)의 전압 대 시간 파형들을 설명하는 그래프이다. 도 6에서, 신호 A는 노드들 205A 및 255A에서의 전압 파형을 나타내고, 신호 B는 노드들 205B 및 255B에서의 전압 파형을 나타내며, 신호 C는 노드들 205 및 255C에서의 전압 파형을 나타내고, 신호 DQ는 노드 130에서의 전압 파형을 나타낸다. 그러므로, 도 6은 파형 정형 제어 회로(202)에 의해 제공된 순차적으로 지연된 제어 단자 신호들에 응답하여 DQ 신호에서 천이들의 슬루 속도 테일러링을 도시한다. 또한, 도 6은 종단 저항(170)과 조합하여 임피던스들(210, 260)에 의해 제공된, 감소된 신호 스윙, 즉 VOH및 VOL전압 레벨을 설명한다. 제 1 복수(200) 및 제 2 복수(250)의 출력 트랜지스터들 각각에 있어서 홀수의 출력 트랜지스터들을 제공하면, Vterm전압에서 신호 DQ의 정체상태(plateau)를 피할 수 있다.
도 7은 본 발명에 의해 제공된 슬루 레이트 파형 정형 없이, 종래의 출력 구동 회로의 전압 DQ'에 대하여 출력 구동 회로(100)의 출력 노드(130)에서 전압 DQ의 전압 대 시간 파형을 설명하는 그래프이다. 도 7에서 알 수 있는 바와 같이, 본 발명의 출력 구동 회로(100)에 따른 전압 DQ의 전압 변화의 슬루 레이트는 종래의 출력 구동 회로에 따른 전압 DQ'의 전압 변화의 슬루 레이트보다 더 정밀하게 제어될 수 있다.
도 7은 제 1 복수(200) 및 제 2 복수(250)에서의 각 출력 트랜지스터들이 동일하게 가중(weight)되는 경우를 설명하며, 그 유효 폭/길이 애스펙트 비는 실질적으로 동일하다. 도 7에서 알 수 있는 바와 같이, 이것은 대략 선형인 슬루 레이트 파형 정형을 가져 온다.
도 8은 도 7과 유사하며 제 1 복수(200) 및 제 2 복수(250)의 출력 트랜지스터들에서의 출력 트랜지스터들이 동일하게 가중되지 않는 그래프이다. 도 8은 200B 및 250B와 같은 중간 트랜지스터들이 200A, 200C, 250A 및 250C와 같은 종단 트랜지스터들의 유효 폭/길이 애스펙트 비보다 더 큰 유효 폭/길이 애스펙트 비를 갖는 경우를 설명한다. 이 실시예에서, 출력 노드(130)에서의 전압 DQ의 슬루 레이트는 VOH및 VOL레벨 사이의 중간점 근방보다 더 빠르다.
도 9는 도 7과 유사하며 제 1 복수(200) 및 제 2 복수의 출력 트랜지스터들에서의 출력 트랜지스터가들이 동일하게 가중되지 않은 그래프이다. 도 9는 200B 및 250B와 같은 중간 트랜지스터들이 200A, 200C, 250A 및 250C와 같은 종단 트랜지스터들의 유효 폭/길이 애스펙트 비보다 더 작은 유효 폭/길이 애스펙트 비를 갖는 경우를 설명한다. 이 실시예에서, 출력 노드(130)에서의 전압 DQ의 슬루 레이트는 VOH및 VOL레벨 사이의 중간 점 근방보다 더 빠르다.
도 7 내지 도 9는 제 1 복수(200) 및 제 2 복수(250)의 출력 트랜지스터들의 각각의 출력 트랜지스터들을 가중시키는 상이한 방법을 설명한다. 제 1 복수의 출력 트랜지스터들(200)은 제 2 복수의 출력 트랜지스터들(250)과는 다르게 가중될 수 있다. 출력 노드(130)에서의 전압 DQ의 원하는 파형 정형을 얻기 위하여 많은 조합이 가능하다.
도 10은 출력 구동 회로(100)의 다른 실시예를 설명하는 개략도이다. 도 8에서, 제 1 및 제 2 임피던스들(210,260) 및 상응하는 VOH및 VOL레벨 제어 회로들(212, 272)은 존재하지 않는다. 이 실시예는 출력 노드(130)에서의 전압 DQ의 슬루 레이트 및 천이들의 다른 파형 정형을 제공하나, 임피던스들을 제어함으로써 VOH및 VOL출력 레벨들을 조절하지 않는다.
도 11은 출력 구동 회로(100)의 싱글 엔드 다른 실시예를 설명하는 일반화된 개략도이다. 도 11에서, 제 2 복수의 출력 트랜지스터들(250) 및 제 2 임피던스(260)는 나타나 있지 않다. 이 실시예는 출력 노드(130)에서의 전압DQ의 슬루 레이트 및 VOH레벨 제어를 제공하며, VOL레벨은 노드(160)에서의 종단 전압에 종단 저항(170)을 통한 저항 접속에 의해 Vterm로 형성된다.
도 12는 출력 구동 회로(100)의 싱글 엔드 다른 실시예를 설명하는 일반화된 개략도이다. 도 12에서, 제 1 복수의 출력 트랜지스터들(200) 및 제 1 임피던스(210)는 나타나 있지 않다. 이 실시예는 출력 노드(130)에서의 전압 DQ의 슬루 레이트 및 VOL레벨 제어를 제공하며, VOH레벨은 노드(160)에서의 종단 전압에의 종단 저항(170)을 통한 저항 접속에 의해 Vterm로 형성된다.
그러므로, 본 발명은 논리 전압 레벨과 두 레벨 사이의 전압 변화의 슬루 레이트를 포함하는, 신호의 파형 정형 방법 및 장치를 포함한다. 본 발명은 동적 랜덤 액세스 메모리(DRAM)을 포함하는 동기식 메모리에서와 같은 고속 데이터 통신에 대해 특히 유용하다.
특정 실시예들이 도시 및 기술되었으나, 동일한 목적을 달성하기 위해 계산된 어떤 장치가 설명된 특정 실시예를 대체할 수 있음은 당해 기술 분야의 통상의 지식을 가진자들이 이해할 수 있다. 이 출원은 본 발명의 어떤 조합, 응용, 또는 변형을 포함하도록 의도된다. 그러므로, 본 발명은 청구항들과 그에 상응하는 것들에 의해서만 제한된다는 것으로 명백히 의도된다.

Claims (18)

  1. 출력 구동 회로에 있어서,
    출력 노드에 전기적으로 접속된 드레인 단자 및 상기 출력 노드로부터 전기적으로 분리된 제어 단자를 각각 가진 제 1 복수의 출력 트랜지스터들로서, 상기 제 1 복수의 출력 트랜지스터들은 상기 출력 노드를 제 1 전원에 전기적으로 접속하는, 상기 제 1 복수의 출력 트랜지스터들과;
    상기 제 1 복수의 출력 트랜지스터들에서의 출력 트랜지스터들의 제어 단자들에 상이한 시간들에서 순차적으로 접속된 제어 회로로서, 상기 제어 회로에 의해 수신되는 제 1 입력 신호의 천이에 응답하여 상이한 시간들에서 상기 제 1 복수의 출력 트랜지스터들에서의 출력 트랜지스터들을 순차적으로 턴온 또는 오프시키기 위한, 상기 제어 회로와;
    상기 제 1 복수의 출력 트랜지스터들과 상기 제 1 전원 사이의 재프로그래밍 가능한 제 1 임피던스로서, 상기 제 1 임피던스는 원하는 재프로그래밍 가능 제 1 임피던스를 얻기 위해 그리고 상기 출력 노드가 종단 트랜지스터에 접속될 때 상기 출력 노드에서 원하는 재프로그래밍 가능 정상 상태 제 1 논리 전압을 얻기 위해 온 또는 오프로 프로그래밍되는 복수의 트랜지스터들을 포함하는 상기 제 1 임피던스를 포함하는, 출력 구동 회로.
  2. 제 1 항에 있어서,
    상기 제 1 임피던스는 복수의 병렬 접속된 트랜지스터들로서, 상기 병렬 접속된 트랜지스터들 중의 트랜지스터들이 온 또는 오프되도록 2진 논리 레벨들을 수신하는 게이트 단자들을 가진 상기 복수의 병렬 접속된 트랜지스터들을 포함하는, 출력 구동 회로.
  3. 제 1 항에 있어서,
    상기 출력 노드에 접속된 드레인 단자와 상기 출력 노드로부터 전기적으로 분리된 게이트 단자를 각각 가진 제 2 복수의 출력 트랜지스터들로서, 상기 출력 노드를 제 2 전원에 전기적으로 접속하는 상기 제 2 복수의 출력 트랜지스터들을 더 포함하며;
    상기 제어 회로는 상기 제 2 복수의 출력 트랜지스터들에서의 출력 트랜지스터들의 제어 단자들에 상이한 시간들에서 순차적으로 접속되어, 상기 제어 회로에 의해 수신되는 제 2 입력 신호의 천이에 응답하여 상이한 시간들에서 상기 제 2 복수의 출력 트랜지스터들에서의 출력 트랜지스터들을 순차적으로 턴온 또는 턴오프하며,
    상기 제 2 복수의 출력 트랜지스터들과 상기 제 2 전원 사이의 재프로그래밍 가능한 제 2 임피던스로서, 상기 제 2 임피던스는 원하는 재프로그래밍 가능 제 2 임피던스를 얻기 위해 그리고 상기 출력 노드가 종단 트랜지스터에 접속될 때 상기 출력 노드에서 원하는 제 2 논리 전압을 얻기 위해 온 또는 오프로 프로그래밍되는 복수의 트랜지스터들을 포함하는, 상기 제 2 임피던스를 더 포함하는, 출력 구동 회로.
  4. 제 3 항에 있어서,
    상기 제 2 임피던스는 복수의 병렬 접속된 트랜지스터들로서, 상기 병렬 접속된 트랜지스터들 중의 트랜지스터들이 온 또는 오프되도록 2진 논리 레벨들을 수신하는 게이트 단자들을 가진 상기 복수의 병렬 접속된 트랜지스터들을 포함하는, 출력 구동 회로.
  5. 집적회로 출력 구동 회로에 있어서,
    제 1 전원에 전기적으로 접속된 소스 단자, 실질적으로 일정한 종단 전압에 있는 종단 노드에 저항성으로 종결되는 출력 노드에 전기적으로 접속된 드레인 단자, 및 상기 출력 노드로부터 전기적으로 분리된 제어 단자를 포함하는 제 1 복수의 출력 트랜지스터들과;
    제 2 전원에 전기적으로 접속된 소스 단자, 상기 출력 노드에 전기적으로 접속된 드레인 단자, 및 상기 출력 노드로부터 전기적으로 분리된 제어 단자를 포함하는 제 2 복수의 출력 트랜지스터들과;
    상기 제 1 및 제 2 복수의 출력 트랜지스터들의 각각에서의 출력 트랜지스터들의 제어 단자에 상이한 시간들에서 순차적으로 접속되는 제어 회로로서, 상기 제어 회로에 의해 수신되는 제 1 및 제 2 입력신호들의 각각의 천이들에 응답하여 상이한 시간들에서 상기 제 1 및 제 2 복수의 출력 트랜지스터들에서의 출력 트랜지스터들을 순차적으로 턴온 또는 오프시키기 위한 상기 제어 회로와;
    상기 제 1 복수의 출력 트랜지스터들과 상기 제 1 전원 사이의 재프로그래밍 가능한 제 1 임피던스로서, 상기 제 1 임피던스는 원하는 재프로그래밍 가능 제 1 임피던스를 얻기 위해 그리고 상기 출력 노드가 종단 트랜지스터에 접속될 때 상기 출력 노드에서 원하는 재프로그래밍 가능 정상 상태 제 1 논리 전압을 얻기 위해 온 또는 오프로 프로그래밍되는 복수의 트랜지스터들을 포함하는, 상기 제 1 임피던스와;
    상기 제 2 복수의 출력 트랜지스터들과 상기 제 2 전원 사이의 재프로그래밍 가능한 제 2 임피던스로서, 상기 제 2 임피던스는 원하는 재프로그래밍 가능 제 2 임피던스를 얻기 위해 그리고 상기 출력 노드가 종단 트랜지스터에 접속될 때 상기 출력 노드에서 원하는 재프로그래밍 가능 정상 상태 제 2 논리 전압을 얻기 위해 온 또는 오프로 프로그래밍되는 복수의 트랜지스터들을 포함하는, 상기 제 2 임피던스를 포함하는, 집적회로 출력 구동 회로.
  6. 제 5 항에 있어서,
    상기 제 1 임피던스는 복수의 병렬 접속된 트랜지스터들로서, 상기 제 1 임피던스의 상기 병렬 접속된 트랜지스터들 중의 트랜지스터들이 온 또는 오프되도록 2진 논리 레벨들을 수신하는 게이트 단자들을 가진 상기 복수의 병렬 접속된 트랜지스터들을 포함하며,
    상기 제 2 임피던스는 복수의 병렬 접속된 트랜지스터들로서, 상기 제 2 임피던스의 상기 병렬 접속된 트랜지스터들 중의 트랜지스터들이 온 또는 오프되도록 2진 논리 레벨들을 수신하는 게이트 단자들을 가진 상기 복수의 병렬 접속된 트랜지스터들을 포함하는, 집적회로 출력 구동 회로.
  7. 제 6 항에 있어서,
    상기 제 1 임피던스의 병렬 접속된 트랜지스터들 중의 트랜지스터들을 온 및 오프시키기 위해 상기 제 1 임피던스의 병렬 접속된 트랜지스터들의 게이트 단자들에 2진 논리 레벨들을 제공하는 제 1 레벨 제어 회로와;
    상기 제 2 임피던스의 병렬 접속된 트랜지스터들 중의 트랜지스터들을 온 및 오프시키기 위해 상기 제 2 임피던스의 병렬 접속된 트랜지스터들의 게이트 단자들에 2진 논리 레벨들을 제공하는 제 2 레벨 제어 회로를 더 포함하는, 집적회로 출력 구동 회로.
  8. 제 6 항에 있어서,
    상기 출력 노드는 종단 저항기에 접속되고, 이에 의해 상기 출력 노드는 상기 종단 저항기의 저항과 상기 제 1 임피던스 사이의 저항성 분할 및 상기 종단 저항기의 저항과 상기 제 2 임피던스 사이의 저항성 분할에 기초하는 정상 상태 논리 레벨들을 제공하는, 집적회로 출력 구동 회로.
  9. 제 5 항에 있어서,
    상기 제어 회로는 상기 제 1 입력신호에 응답하여 상기 제 1 복수의 출력 트랜지스터들에서의 출력 트랜지스터들의 제어단자들에 시퀀싱(sequencing) 신호들을 제공하는 직렬 접속된 인버터들의 제 1 인버터 스트링(string)를 포함하는, 집적회로 출력 구동 회로.
  10. 제 5 항에 있어서,
    상기 제어 회로는 상기 제 2 입력신호에 응답하여 상기 제 2 복수의 출력 트랜지스터들에서의 출력 트랜지스터들의 제어단자들에 시퀀싱 신호들을 제공하는 직렬접속된 인버터들의 제 2 인버터 스트링을 포함하는, 집적회로 출력 구동 회로.
  11. 제 5 항에 있어서,
    상기 제어 회로는 상기 제 1 입력신호에 응답하여 상기 제 1 복수의 출력 트랜지스터들에서의 출력 트랜지스터들의 제어단자들에 시퀀싱 신호들을 제공하는 지연 소자 회로를 포함하는, 집적회로 출력 구동 회로.
  12. 제 11 항에 있어서,
    상기 지연 소자 회로는 조절가능하게 지연되는 시퀀싱 신호들을 제공하는, 집적회로 출력 구동 회로.
  13. 제 5 항에 있어서,
    상기 제어 회로는 상기 제 2 입력신호에 응답하여 상기 제 2 복수의 출력 트랜지스터들에서의 출력 트랜지스터들의 제어단자들에 시퀀싱 신호들을 제공하는 지연 소자 회로를 포함하는, 집적회로 출력 구동 회로.
  14. 제 13 항에 있어서,
    상기 지연 소자 회로는 조절가능하게 지연되는 시퀀싱 신호들을 제공하는, 집적회로 출력 구동 회로.
  15. 저항성으로 종결된 출력 노드에서 출력 데이터 신호를 제공하는 방법에 있어서,
    상기 방법은,
    제 1 전원을 수신하는 단계와;
    조절 가능하게 재프로그래밍 가능한 정상 상태 제 1 논리 전압을 발생하기 위해 상기 제 1 전원에 제 1 조절 가능하게 재프로그래밍 가능한 임피던스를 접속하는 단계와;
    제어 회로에서 제 1 입력신호를 수신하는 단계와;
    상기 출력 데이터 신호의 원하는 슬루 레이트(slew rate)를 얻기 위해, 상기 제 1 입력 신호에 응답하여 제 1 복수의 출력 트랜지스터들에서의 출력 트랜지스터들을 통해 상기 제 1 논리 전압에 상기 출력 노드를 순차적으로 접속 또는 분리하는 단계로서, 상기 출력 노드를 상기 제 1 논리 전압에 순차적으로 접속 또는 분리하는 단계는 상기 제 1 입력 신호의 천이에 응답하여 상이한 시간들에서 상기 제 1 복수의 출력 트랜지스터들에서의 개별적인 출력 트랜지스터들을 턴 온시키는 것을 포함하는, 상기 접속 또는 분리하는 단계를 포함하는, 출력 데이터 신호 제공 방법.
  16. 제 15 항에 있어서,
    제 2 전원을 수신하는 단계와;
    조절 가능하게 재프로그래밍 가능한 정상 상태 제 2 논리 전압을 발생하기 위해 상기 제 2 전원에 제 2 조절 가능하게 재프로그래밍 가능한 임피던스를 접속하는 단계와;
    제어 회로에서 제 2 입력신호를 수신하는 단계와;
    상기 출력 데이터 신호의 원하는 슬루 레이트를 얻기 위해, 상기 제 2 입력 신호에 응답하여 제 2 복수의 출력 트랜지스터들에서의 출력 트랜지스터들을 통해 상기 제 2 논리 전압에 상기 출력 노드를 순차적으로 접속 또는 분리하는 단계로서, 상기 출력 노드를 상기 제 2 논리 전압에 순차적으로 접속 또는 분리하는 단계는 상기 제 2 입력 신호의 천이에 응답하여 상이한 시간들에서 상기 제 2 복수의 출력 트랜지스터들에서의 개별적인 출력 트랜지스터들을 턴 온시키는 것을 더 포함하는, 상기 접속 또는 분리하는 단계를 포함하는, 출력 데이터 신호 제공 방법.
  17. 제 16 항에 있어서,
    상기 제 1 임피던스를 형성하는 병렬 접속 트랜지스터들 중의 트랜지스터들을 턴온 또는 오프시킴으로써 상기 제 1 정상 상태 논리 전압을 조절하는 단계와;
    상기 제 2 임피던스를 형성하는 병렬 접속 트랜지스터들 중의 트랜지스터들을 턴온 또는 오프시킴으로써 상기 제 2 정상 상태 논리 전압을 조절하는 단계를 더 포함하는, 출력 데이터 신호 제공 방법.
  18. 동기식 메모리 장치에 있어서,
    데이터 통신 라인 상에 수신된 데이터를 저장하기 위한 메모리 셀들의 어레이와;
    상기 데이터 통신 라인에 전기적으로 접속된 출력 노드를 가진 출력 구동 회로로서, 상기 출력 구동 회로는 상기 메모리 셀들의 어레이로부터 판독된 데이터를 제공하는, 상기 출력 구동 회로를 포함하고,
    상기 출력 구동 회로는,
    실질적으로 일정한 종단 전압에 있는 종단 노드에 저항성으로 종결되는 출력 노드와;
    상기 출력 노드에 전기적으로 접속된 드레인 단자와 상기 출력 노드로부터 전기적으로 분리된 제어 단자를 각각 가진 제 1 복수의 출력 트랜지스터들로서, 상기 제 1 복수의 출력 트랜지스터들은 상기 출력 노드를 제 1 전원에 전기적으로 접속하는, 상기 제 1 복수의 출력 트랜지스터들과;
    상기 출력 노드에 전기적으로 접속된 드레인 단자와 상기 출력 노드로부터 전기적으로 분리된 제어 단자를 각각 가진 제 2 복수의 출력 트랜지스터들로서, 상기 제 2 복수의 출력 트랜지스터들은 상기 출력 노드를 제 2 전원에 전기적으로 접속하는, 상기 제 2 복수의 출력 트랜지스터들과;
    상기 제 1 및 제 2 복수의 출력 트랜지스터들의 각각에서의 출력 트랜지스터들의 제어 단자들에 상이한 시간들에서 순차적으로 접속되는 제어 회로로서, 상기 제어 회로에 의해 수신되는 제 1 및 제 2 입력 신호들의 각각의 천이들에 응답하여 상이한 시간들에서 상기 제 1 및 제 2 복수의 출력 트랜지스터들에서의 출력 트랜지스터들중의 출력 트랜지스터들을 순차적으로 턴온 또는 오프시키기 위한 상기 제어 회로와;
    상기 제 1 복수의 출력 트랜지스터들과 상기 제 1 전원 사이의 재프로그래밍 가능한 제 1 임피던스로서, 상기 제 1 임피던스는 원하는 재프로그래밍 가능한 제 1 임피던스를 얻기 위해 그리고 상기 출력 노드가 종단 저항기에 접속될 때 상기 출력 노드에서 원하는 제 1 논리 전압을 얻기 위해 온 또는 오프로 프로그래밍되는 복수의 트랜지스터들을 포함하는, 상기 제 1 임피던스와;
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