JP6266514B2 - 電荷注入を含む差動シリアル信号を伝達する装置および方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 8
- 238000002347 injection Methods 0.000 title description 7
- 239000007924 injection Substances 0.000 title description 7
- 230000007704 transition Effects 0.000 claims description 23
- 230000004044 response Effects 0.000 claims description 16
- 239000000872 buffer Substances 0.000 claims description 14
- 230000000295 complement effect Effects 0.000 claims description 11
- 238000007599 discharging Methods 0.000 claims description 2
- 230000003139 buffering effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 13
- 230000001052 transient effect Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
- H04L25/0286—Provision of wave shaping within the driver
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
- H04L25/0276—Arrangements for coupling common mode signals
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Dc Digital Transmission (AREA)
Description
本願は、2011年8月4日に出願された、米国出願第13/198,490号からの優先権利益を主張し、それは、参照によりその全体が本明細書に組み込まれる。
Claims (25)
- 差動シリアル信号を受信し、当該差動シリアル信号をバッファリングして、バッファリングされた差動シリアル信号を提供するように構成されたプリエンファシス回路と、
前記バッファリングされた差動シリアル信号を受信し、当該バッファリングされた差動シリアル信号に応答して、差動通信経路を駆動するように構成された出力段回路とを備える装置であって、
前記プリエンファシス回路が、前記差動通信経路の少なくとも1つの上での信号遷移を支援するために、前記バッファリングされた差動シリアル信号に応答して、選択的に電荷を前記通信経路上に注入するように構成され、
前記バッファリングされた差動シリアル信号が、第1の信号および前記第1の信号の補完的信号である第2の信号を含み、かつ、
前記プリエンファシス回路がブースト回路を含み、前記ブースト回路が、
ブーストプルアップ回路およびブーストプルダウン回路であって、前記ブーストプルアップ回路および前記ブーストプルダウン回路の各々が、前記第1の信号を受信するように構成されている、ブーストプルアップ回路およびブーストプルダウン回路と、
前記ブーストプルアップ回路とブースト出力との間に結合された第1のドーピングタイプのスイッチングトランジスタ、および前記ブーストプルダウン回路と前記ブースト出力との間に結合された第2のドーピングタイプのスイッチングトランジスタであって、前記スイッチングトランジスタの各々が前記第2の信号を受信するように構成されたゲートを有する、スイッチングトランジスタと
を含む、
装置。 - 前記通信経路に結合された終端回路をさらに含み、前記終端回路が差動終端を共通モードノードに提供するように構成されている、請求項1に記載の装置。
- 前記終端回路が、前記通信経路のうちの1つと前記共通モードノードとの間に100オームの抵抗を含み、かつ、前記通信経路のうちの別の1つと前記共通モードノードとの間に別の100オームの抵抗を含む、請求項2に記載の装置。
- 前記ブーストプルアップ回路および前記スイッチングトランジスタのうちの1つが、高電位に遷移する前記ブースト出力上の出力信号に応答して、前記ブースト出力に電荷を注入するために協働するように構成されている、請求項1に記載の装置。
- 前記ブーストプルダウン回路および前記スイッチングトランジスタのうちの1つが、低電位に遷移する前記ブースト出力上の出力信号に応答して、前記ブースト出力から電荷を除去するために協働するように構成されている、請求項1に記載の装置。
- パラレル信号を受信し、前記パラレル信号を差動シリアル信号に変換するように構成された並直列変換器と、
プリエンファシス回路であって、
前記差動シリアル信号を受信して、バッファリングされた差動シリアル信号を提供するように構成されたバッファと、
前記バッファリングされた差動シリアル信号を受信し、当該バッファリングされた差動シリアル信号に応答して、差動通信経路のペアのそれぞれ1つに選択的に電荷を注入して、差動通信経路の前記ペアの前記それぞれ1つ上での信号遷移を支援するように構成されたブースト回路と
を含む、プリエンファシス回路と、
前記バッファリングされた差動シリアル信号を受信して、前記バッファリングされた差動シリアル信号を前記差動通信経路上に駆動するように構成された出力段回路と
を備え、
前記バッファが、第1の信号および前記第1の信号の補完的信号である第2の信号を提供するように構成された交差結合インバータを含み、かつ、
前記ブースト回路が、
ブースト出力に結合された第1のドーピングタイプの第1のスイッチングトランジスタ、および前記ブースト出力に結合された第2のドーピングタイプの第2のスイッチングトランジスタと、
前記第1のスイッチングトランジスタに結合されたブーストプルアップ回路であって、前記ブーストプルアップ回路および前記第1のスイッチングトランジスタが、高電位に遷移する前記ブースト出力上の出力信号に応答して、前記ブースト出力に電荷を注入するために協働するように構成されている、ブーストプルアップ回路と、
前記第2のスイッチングトランジスタに結合されたブーストプルダウン回路であって、前記ブーストプルダウン回路および前記第2のスイッチングトランジスタが、低電位に遷移する前記ブースト出力上の前記出力信号に応答して、前記ブースト出力から電荷を除去するために協働するように構成されている、ブーストプルダウン回路と
を含み、
前記ブーストプルアップ回路および前記ブーストプルダウン回路の各々が、前記第1の信号を受信するよう構成され、かつ前記スイッチングトランジスタの各々が前記第2の信号を受信するように構成されたそれぞれのゲートを有する、装置。 - 終端回路をさらに備え、前記終端回路が、
共通モードノードを提供するためのトランジスタスタックと、
前記差動通信経路のうちの一方と、前記共通モードノードとの間の第1の抵抗と、
前記差動通信経路のうちの他方と、前記共通モードノードとの間の第2の抵抗と
を含む、請求項6に記載の装置。 - 前記ブーストプルアップ回路がプレチャージ装置を含み、前記プレチャージ装置は、プルアップキャパシタンスに結合されたプルアップトランジスタを含み、前記プルアップトランジスタは、前記第1の信号を受信するように構成されたゲートを有し、前記プルアップキャパシタンス、前記プルアップトランジスタ、および前記第1のスイッチングトランジスタが、低電位にある前記第1の信号および前記出力信号に応答して、電荷を前記プルアップキャパシタンスに格納し、かつ、高電位に遷移する前記第1の信号および前記出力信号に応答して、電荷を前記プルアップキャパシタンスから前記ブースト出力に放電するために協働するように構成されている、請求項6に記載の装置。
- 前記ブーストプルダウン回路がプレチャージ装置を含み、前記プレチャージ装置は、プルダウンキャパシタンスに結合されたプルダウントランジスタを含み、前記プルダウントランジスタは、前記第1の信号を受信するように構成されたゲートを有し、前記プルダウンキャパシタンス、前記プルダウントランジスタ、および前記第2のスイッチングトランジスタが、高電位にある前記第1の信号および前記出力信号に応答して、電荷を前記プルダウンキャパシタンスに格納し、かつ、低電位に遷移する前記第1の信号および前記出力信号に応答して、電荷を前記ブースト出力から放電するために協働するように構成されている、請求項6に記載の装置。
- プリエンファシス回路であって、
差動シリアル信号を受信して、バッファリングされた差動シリアル信号を第1の信号および前記第1の信号の補完的信号である第2の出力で提供するように構成されたバッファと、
前記バッファリングされた差動シリアル信号を受信して、差動通信経路上に選択的に電荷を注入して前記差動通信経路上での信号遷移を支援するように構成されたブースト回路のセットであって、
各セットが、第1のブースト回路および第2のブースト回路を含み、
各ブースト回路が第1の入力、第2の入力、イネーブル入力、およびブースト出力を含み、
前記第1のブースト回路について、前記第1の入力が前記バッファの前記第1の出力に結合され、前記第2の入力が前記バッファの前記第2の出力に結合され、かつ、前記ブースト出力が前記差動通信経路のうちの一方に結合され、
前記第2のブースト回路について、前記第1の入力が前記バッファの前記第2の出力に結合され、前記第2の入力が前記バッファの前記第1の出力に結合され、かつ、前記ブースト出力が前記差動通信経路のうちの他方に結合されている、ブースト回路のセットと、
を含む、プリエンファシス回路と、
前記バッファリングされた差動シリアル信号を受信して、前記バッファリングされた差動シリアル信号を前記差動通信経路上に駆動するように構成された出力段回路と
を備え、
各ブースト回路が、
前記第2の入力に結合されたブーストプルアップ回路と、
前記第2の入力に結合されたブーストプルダウン回路と、
前記ブーストプルアップ回路と前記ブースト出力との間に結合されたpタイプのトランジスタ、および前記ブーストプルダウン回路と前記ブースト出力との間に結合されたnタイプのトランジスタであって、前記トランジスタの各々が前記第1の入力に結合されたそれぞれのゲートを有する、トランジスタとを含む、
装置。 - 前記ブーストプルアップ回路が、前記第2の入力およびpタイプのイネーブルトランジスタに結合されたプルアッププレチャージ装置を含み、かつ、
前記ブーストプルダウン回路が、前記第2の入力およびnタイプのイネーブルトランジスタに結合されたプルダウンプレチャージ装置を含み、各ブースト回路が、前記イネーブル入力に結合され、かつ前記ブーストプルアップ回路と前記ブーストプルダウン回路との間に結合されたそれぞれのインバータを含む、
請求項10に記載の装置。 - 前記プルアッププレチャージ装置が、
前記第2の入力に結合されたゲートを有するpタイプのプルアップトランジスタと、
前記pタイプのプルアップトランジスタと供給電圧との間に結合されるように構成されたブーストプルアップキャパシタンスと
を含み、かつ、
前記プルダウンプレチャージ装置が、
前記第2の入力に結合されたゲートを有するnタイプのプルダウントランジスタと、
前記nタイプのプルダウントランジスタと供給電圧との間に結合されるように構成されたブーストプルダウンキャパシタンスと
を含む、
請求項11に記載の装置。 - 差動シリアル信号を受信し、かつ、バッファリングされた差動シリアル信号を提供するために前記差動シリアル信号をバッファリングするように構成されたプリエンファシス回路であって、前記プリエンファシス回路が、前記バッファリングされた差動シリアル信号を受信し、差動通信経路に選択的に電荷を注入して前記差動通信経路上での信号遷移を支援するように構成されている、プリエンファシス回路と、
前記バッファリングされた差動シリアル信号を受信し、かつ、前記バッファリングされた差動信号を前記差動通信経路上に駆動するように構成された出力段回路と、
終端回路であって、前記終端回路が、
共通モードノードを提供するためのトランジスタスタックと、
前記差動通信経路のうちの一方と、前記共通モードノードとの間の第1の抵抗と、
前記差動通信経路のうちの他方と、前記共通モードノードとの間の第2の抵抗と
を含む、前記終端回路と
を備え、
前記トランジスタスタックは、第1の電源ラインと前記共通モードノードとの間に接続された第1のトランジスタと、前記第1の電源ラインとは異なる第2の電源ラインと前記共通モードノードとの間に接続された第2のトランジスタと、を備える装置。 - 前記バッファリングされた差動シリアル信号が、第1の信号および前記第1の信号の補完的信号である第2の信号を含み、かつ、
前記プリエンファシス回路がブースト回路を含み、各ブースト回路が、
ブーストプルアップ回路およびブーストプルダウン回路であって、前記ブーストプルアップ回路および前記ブーストプルダウン回路の各々が、前記第1の信号を受信するように構成されている、ブーストプルアップ回路およびブーストプルダウン回路と、
前記ブーストプルアップ回路とブースト出力との間に結合された第1のスイッチングトランジスタ、および前記ブーストプルダウン回路と前記ブースト出力との間に結合された第2のスイッチングトランジスタであって、前記スイッチングトランジスタの各々が前記第2の信号を受信するように構成されたそれぞれのゲートを有する、スイッチングトランジスタと
を含む、
請求項13に記載の装置。 - 前記ブーストプルアップ回路がプルアッププレチャージ装置を含み、前記プルアッププレチャージ装置が、プルアップキャパシタンスに結合されたプルアップトランジスタを含み、前記プルアップトランジスタが前記第1の信号を受信するように構成されたゲートを有する、請求項14に記載の装置。
- 前記ブーストプルダウン回路がプルダウンプレチャージ装置を含み、前記プルダウンプレチャージ装置が、プルダウンキャパシタンスに結合されたプルダウントランジスタを含み、前記プルダウントランジスタが前記第1の信号を受信するように構成されたゲートを有する、請求項14に記載の装置。
- パラレル通信信号を提供するように構成されたチップエレクトロニクスと、
前記パラレル通信信号を差動シリアル信号に変換するように構成された並直列変換器と、
送信機回路であって、前記送信機回路が、
前記差動シリアル信号を前記並直列変換器から受信して、バッファリングされた差動シリアル信号を提供するように構成されたプリエンファシス回路であって、前記プリエンファシス回路が、前記差動シリアル信号に応答して、差動通信経路上に選択的に電荷を注入して前記差動通信経路上での信号遷移を支援するように構成されている、プリエンファシス回路と、
前記バッファリングされた差動シリアル信号を受信して、前記バッファリングされた差動シリアル信号に応答して、前記差動通信経路を駆動するように構成された出力段回路と
を含む、送信機回路と、
前記差動通信経路に結合された終端回路をさらに含み、前記終端回路が、差動終端を共通モードノードに提供するように構成され、
前記終端回路が、
前記共通モードノードを提供するためのトランジスタスタックと、
前記差動通信経路のうちの一方と、前記共通モードノードとの間の第1の抵抗と、
前記差動通信経路のうちの他方と、前記共通モードノードとの間の第2の抵抗と
を備え、
前記トランジスタスタックは、第1の電源ラインと前記共通モードノードとの間に接続された第1のトランジスタと、前記第1の電源ラインとは異なる第2の電源ラインと前記共通モードノードとの間に接続された第2のトランジスタと、を備える、装置。 - 前記プリエンファシス回路がブースト回路を含み、かつ、前記ブースト回路の各々がイネーブル入力を含む、請求項17に記載の装置。
- 前記ブースト回路が、各々が第1のブースト回路および第2のブースト回路を含む、ブースト回路のセット内で有効にされるように構成されている、請求項18に記載の装置。
- 第1の集積回路チップおよび前記第1の集積回路チップに積み重ねられた第2の集積回路チップであって、前記第1および第2の集積回路チップが差動通信経路を通じて互いに通信するように構成され、前記第1および第2の集積回路チップの各々が、
パラレル通信信号を差動シリアル信号に変換するように構成された並直列変換器と、
送信機回路であって、前記送信機回路が、
前記差動シリアル信号を受信し、かつ、バッファリングされた差動シリアル信号を提供するために前記差動シリアル信号をバッファリングするように構成されたプリエンファシス回路であって、前記プリエンファシス回路が、前記バッファリングされた差動シリアル信号を受信し、前記差動通信経路に選択的に電荷を注入して前記差動通信経路上での信号遷移を支援するように構成されている、プリエンファシス回路と、
前記バッファリングされた差動シリアル信号を受信し、かつ、前記バッファリングされた差動シリアル信号を前記差動通信経路上に駆動するように構成された出力段回路と、
終端回路であって、共通モードノードを提供するためのトランジスタスタックと、前記差動通信経路のうちの一方と前記共通モードノードとの間の第1の抵抗と、前記差動通信経路のうちの他方と前記共通モードノードとの間の第2の抵抗とを含む、前記終端回路と
を含み、前記トランジスタスタックは、第1の電源ラインと前記共通モードノードとの間に接続された第1のトランジスタと、前記第1の電源ラインとは異なる第2の電源ラインと前記共通モードノードとの間に接続された第2のトランジスタと、を含む、送信機回路と
を含む、第1および第2の集積回路チップ
を含む、装置。 - 前記バッファリングされた差動シリアル信号が、第1の信号および前記第1の信号の補完的信号である第2の信号を含み、かつ、
前記プリエンファシス回路がブースト回路を含み、各ブースト回路が、
ブーストプルアップ回路およびブーストプルダウン回路であって、前記ブーストプルアップ回路および前記ブーストプルダウン回路の各々が、前記第1の信号を受信するように構成されている、ブーストプルアップ回路およびブーストプルダウン回路と、
前記ブーストプルアップ回路とブースト出力との間に結合された第1のスイッチングトランジスタ、および前記ブーストプルダウン回路と前記ブースト出力との間に結合された第2のスイッチングトランジスタであって、前記スイッチングトランジスタの各々が前記第2の信号を受信するように構成されたそれぞれのゲートを有する、スイッチングトランジスタと
を含む、
請求項20に記載の装置。 - 差動シリアル信号を伝達する方法であって、
バッファリングされた差動シリアル信号を提供するために前記差動シリアル信号をバッファリングすることと、
前記バッファリングされた差動シリアル信号を使用して、プレチャージ装置を選択的に充電することと、
前記バッファリングされた差動シリアル信号を出力段の出力から通信経路上に出力することと、
前記通信経路上の電位が低電位から高電位に遷移するときに、前記バッファリングされた差動シリアル信号に応答して、前記プレチャージ装置を、前記通信経路のうちの1つに放電することと
を含む、方法。 - 放電することが、
ブーストプルアップ回路を使用して、前記通信経路のうちの前記1つの上に選択的に電荷を注入することの1つを含む、
請求項22に記載の方法。 - 差動終端を使用して、前記通信経路を終端処理することをさらに含む、請求項22に記載の方法。
- 前記第1のトランジスタの制御端子及び前記第2のトランジスタの制御端子は、それぞれ前記共通モードノードに接続されている、請求項13、17、及び20のいずれかに記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/198,490 US8736306B2 (en) | 2011-08-04 | 2011-08-04 | Apparatuses and methods of communicating differential serial signals including charge injection |
US13/198,490 | 2011-08-04 | ||
PCT/US2012/049570 WO2013020072A2 (en) | 2011-08-04 | 2012-08-03 | Apparatuses and methods of communicating differential serial signals including charge injection |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014526206A JP2014526206A (ja) | 2014-10-02 |
JP6266514B2 true JP6266514B2 (ja) | 2018-01-24 |
Family
ID=47626591
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014524115A Active JP6266514B2 (ja) | 2011-08-04 | 2012-08-03 | 電荷注入を含む差動シリアル信号を伝達する装置および方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US8736306B2 (ja) |
EP (1) | EP2740218B1 (ja) |
JP (1) | JP6266514B2 (ja) |
KR (1) | KR101930980B1 (ja) |
CN (1) | CN103797715B (ja) |
WO (1) | WO2013020072A2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8736306B2 (en) * | 2011-08-04 | 2014-05-27 | Micron Technology, Inc. | Apparatuses and methods of communicating differential serial signals including charge injection |
US9148130B1 (en) * | 2012-05-10 | 2015-09-29 | Cadence Design Systems, Inc. | System and method for boosting a selective portion of a drive signal for chip-to-chip transmission |
US8866652B2 (en) | 2013-03-07 | 2014-10-21 | Analog Devices, Inc. | Apparatus and method for reducing sampling circuit timing mismatch |
US9348539B1 (en) * | 2013-03-12 | 2016-05-24 | Inphi Corporation | Memory centric computing |
CN103647542B (zh) * | 2013-11-22 | 2017-05-03 | 中国电子科技集团公司第三十二研究所 | 用于高速串化解串器的预减重电路 |
CN104716948B (zh) * | 2013-12-17 | 2018-01-19 | 北京华大九天软件有限公司 | 高速串行数据发送端tmds信号驱动器电路 |
US9984997B2 (en) * | 2014-07-28 | 2018-05-29 | Esilicon Corporation | Communication interface architecture using serializer/deserializer |
US9660847B2 (en) * | 2014-11-26 | 2017-05-23 | Rambus Inc. | Equalized multi-signaling mode driver |
US9473120B1 (en) * | 2015-05-18 | 2016-10-18 | Qualcomm Incorporated | High-speed AC-coupled inverter-based buffer with replica biasing |
CN107846564B (zh) * | 2016-09-18 | 2020-05-22 | 扬智科技股份有限公司 | 终端电路及输出级电路 |
US11450613B2 (en) * | 2018-03-23 | 2022-09-20 | Intel Corporation | Integrated circuit package with test circuitry for testing a channel between dies |
CN109246037B (zh) * | 2018-08-13 | 2019-07-12 | 上海奥令科电子科技有限公司 | 用于高速串行数据传输的驱动器以及高速串行接口发射机 |
US11088681B2 (en) * | 2019-03-19 | 2021-08-10 | Micron Technology, Inc. | High speed signal adjustment circuit |
US10734974B1 (en) * | 2019-04-12 | 2020-08-04 | Nxp Usa, Inc. | Transmitter circuit having a pre-emphasis driver circuit |
US11031054B1 (en) * | 2020-01-22 | 2021-06-08 | Micron Technology, Inc. | Apparatuses and methods for pre-emphasis control |
US11388032B1 (en) * | 2021-01-19 | 2022-07-12 | Micron Technology, Inc. | Apparatuses and methods for pre-emphasis control |
US11824695B2 (en) * | 2022-01-19 | 2023-11-21 | Qualcomm Incorporated | Timer-based edge-boosting equalizer for high-speed wireline transmitters |
Family Cites Families (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5227677A (en) * | 1992-06-10 | 1993-07-13 | International Business Machines Corporation | Zero power transmission line terminator |
US5359235A (en) * | 1993-06-18 | 1994-10-25 | Digital Equipment Corporation | Bus termination resistance linearity circuit |
US5703532A (en) * | 1995-12-13 | 1997-12-30 | International Business Machines Corporation | Fully differential self-biased signal receiver |
US6084433A (en) * | 1998-04-03 | 2000-07-04 | Adaptec, Inc. | Integrated circuit SCSI input receiver having precision high speed input buffer with hysteresis |
US6501293B2 (en) * | 1999-11-12 | 2002-12-31 | International Business Machines Corporation | Method and apparatus for programmable active termination of input/output devices |
US6760381B2 (en) * | 2001-01-05 | 2004-07-06 | Centillium Communications Inc. | High-voltage differential driver using stacked low-breakdown transistors and nested-miller compensation |
US6549471B1 (en) | 2002-02-11 | 2003-04-15 | Micron Technology, Inc. | Adiabatic differential driver |
JP3730607B2 (ja) * | 2002-08-29 | 2006-01-05 | 株式会社東芝 | 差動データドライバー回路 |
US7126378B2 (en) * | 2003-12-17 | 2006-10-24 | Rambus, Inc. | High speed signaling system with adaptive transmit pre-emphasis |
US6784703B1 (en) * | 2003-06-30 | 2004-08-31 | International Business Machines Corporation | Dynamic driver boost circuits |
US6870390B1 (en) * | 2003-09-11 | 2005-03-22 | Xilinx, Inc. | Tx line driver with common mode idle state and selectable slew rates |
US7480347B2 (en) | 2003-09-11 | 2009-01-20 | Xilinx, Inc. | Analog front-end having built-in equalization and applications thereof |
US6952573B2 (en) * | 2003-09-17 | 2005-10-04 | Motorola, Inc. | Wireless receiver with stacked, single chip architecture |
US7187206B2 (en) | 2003-10-30 | 2007-03-06 | International Business Machines Corporation | Power savings in serial link transmitters |
US7292637B2 (en) * | 2003-12-17 | 2007-11-06 | Rambus Inc. | Noise-tolerant signaling schemes supporting simplified timing and data recovery |
US7587537B1 (en) * | 2007-11-30 | 2009-09-08 | Altera Corporation | Serializer-deserializer circuits formed from input-output circuit registers |
US7126394B2 (en) | 2004-05-17 | 2006-10-24 | Micron Technology, Inc. | History-based slew rate control to reduce intersymbol interference |
US7577212B2 (en) | 2004-08-30 | 2009-08-18 | Micron Technology, Inc. | Method and system for generating reference voltages for signal receivers |
US7233201B2 (en) | 2004-08-31 | 2007-06-19 | Micron Technology, Inc. | Single-ended pseudo-differential output driver |
US7262641B2 (en) | 2004-12-07 | 2007-08-28 | Micron Technology, Inc. | Current differential buffer |
EP2375662B1 (en) | 2005-01-20 | 2018-09-26 | Rambus Inc. | High-speed signaling systems with adaptable pre-emphasis and equalization |
US7233165B2 (en) * | 2005-03-31 | 2007-06-19 | Seiko Epson Corporation | High speed driver for serial communications |
US7365570B2 (en) | 2005-05-25 | 2008-04-29 | Micron Technology, Inc. | Pseudo-differential output driver with high immunity to noise and jitter |
US7312626B2 (en) * | 2005-08-31 | 2007-12-25 | Micron Technology, Inc. | CMOS circuits with reduced crowbar current |
JP2007116416A (ja) * | 2005-10-20 | 2007-05-10 | Matsushita Electric Ind Co Ltd | 信号伝送回路 |
US7212460B1 (en) | 2005-12-05 | 2007-05-01 | Micron Technology, Inc. | Line amplifier to supplement line driver in an integrated circuit |
TWI301696B (en) * | 2005-12-15 | 2008-10-01 | Via Tech Inc | Transmission circuit and related method |
TWI299616B (en) * | 2005-12-16 | 2008-08-01 | Via Tech Inc | Transmitter and transmission circuit |
WO2008100843A2 (en) | 2007-02-12 | 2008-08-21 | Rambus Inc. | Correction of voltage offset and clock offset for sampling near zero-crossing point |
US8406356B2 (en) | 2007-06-06 | 2013-03-26 | Micron Technology, Inc. | Self-calibrating continuous-time equalization |
US7839179B2 (en) | 2007-06-13 | 2010-11-23 | Micron Technology, Inc. | Balanced phase detector |
US7869494B2 (en) | 2007-10-03 | 2011-01-11 | Micron Technology, Inc. | Equalizer circuitry for mitigating pre-cursor and post-cursor intersymbol interference |
JP5262581B2 (ja) * | 2007-11-16 | 2013-08-14 | 富士通セミコンダクター株式会社 | 差動出力回路 |
US20090154591A1 (en) | 2007-12-17 | 2009-06-18 | Altera Corporation | High-speed serial data signal transmitter driver circuitry |
US7733118B2 (en) | 2008-03-06 | 2010-06-08 | Micron Technology, Inc. | Devices and methods for driving a signal off an integrated circuit |
US7750666B2 (en) * | 2008-09-15 | 2010-07-06 | Integrated Device Technology, Inc. | Reduced power differential type termination circuit |
US8184492B2 (en) | 2009-01-09 | 2012-05-22 | Micron Technology, Inc. | Tri-state driver circuits having automatic high-impedance enabling |
JP5313771B2 (ja) * | 2009-06-02 | 2013-10-09 | ルネサスエレクトロニクス株式会社 | プリエンファシス機能を含む出力回路 |
JP5365918B2 (ja) * | 2009-06-26 | 2013-12-11 | 株式会社リコー | 送信回路 |
US8138806B2 (en) * | 2010-01-20 | 2012-03-20 | Texas Instruments Incorporated | Driver circuit for high voltage differential signaling |
US7915915B1 (en) | 2010-05-03 | 2011-03-29 | Elpida Memory, Inc. | Circuit system for data transmission |
US8736306B2 (en) | 2011-08-04 | 2014-05-27 | Micron Technology, Inc. | Apparatuses and methods of communicating differential serial signals including charge injection |
-
2011
- 2011-08-04 US US13/198,490 patent/US8736306B2/en active Active
-
2012
- 2012-08-03 JP JP2014524115A patent/JP6266514B2/ja active Active
- 2012-08-03 EP EP12820734.7A patent/EP2740218B1/en active Active
- 2012-08-03 KR KR1020147005087A patent/KR101930980B1/ko active IP Right Grant
- 2012-08-03 CN CN201280043861.7A patent/CN103797715B/zh active Active
- 2012-08-03 WO PCT/US2012/049570 patent/WO2013020072A2/en active Application Filing
-
2014
- 2014-02-27 US US14/192,241 patent/US9633988B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
EP2740218B1 (en) | 2019-03-13 |
US20140176234A1 (en) | 2014-06-26 |
EP2740218A4 (en) | 2015-03-18 |
CN103797715A (zh) | 2014-05-14 |
EP2740218A2 (en) | 2014-06-11 |
CN103797715B (zh) | 2017-05-10 |
WO2013020072A2 (en) | 2013-02-07 |
JP2014526206A (ja) | 2014-10-02 |
WO2013020072A3 (en) | 2013-07-11 |
KR101930980B1 (ko) | 2018-12-19 |
US9633988B2 (en) | 2017-04-25 |
KR20140053241A (ko) | 2014-05-07 |
US20130033290A1 (en) | 2013-02-07 |
US8736306B2 (en) | 2014-05-27 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A02 | Decision of refusal |
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|
A521 | Request for written amendment filed |
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