KR20000057264A - 조절가능한 출력 구동 회로 - Google Patents

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린치 마이클 엘.
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Abstract

출력 구동 회로는 동적 랜덤 액세스 메모리(DRAM)과 같은 동기 메모리에서 고속 데이터 통신을 위한 논리 레벨 조절 및 파형을 제공한다. 레벨 조절은 종단 저항과, 출력 노드와 VDD 및 VSS 전원 사이의 조절가능한 임피던스간의 저항 분배에 의해 얻어진다. 파형 기능은 입력신호의 변화에 응답하여 출력 트랜지스터를 순차적으로 턴온 또는 턴오프함으로써 출력 노드에서의 신호의 슬루 속도 변경을 포함한다. 출력 트랜지스터의 상이한 구성의 가중은 출력 신호의 상이한 파형 특성을 얻는다.

Description

조절가능한 출력 구동 회로 {Adjustable output driver circuit}
집적회로는 통상적으로 통신을 위해 부가 회로와 함께 사용되는 복수의 입/출력 핀을 포함한다. 예를 들면, 동적 랜덤 액세스 메모리(DRAM)와 같은 집적 메모리 장치는 메모리 동작 제어신호를 수신하는 제어 입력과, 외부 시스템이나 처리기와 함께 양방향 데이터 통신을 위한 데이터 핀을 포함한다.
현대의 집적회로의 데이터 전송속도는 주로 내부 회로 동작 속도에 의해 제한된다. 통신 네트워크는 임의의 집적회로의 용량보다 더 빠른 속도로 회로 사이에 신호를 전송한다. 보다 빠른 회로의 필요성을 다루기 위해, 일군의 집적회로가 공통 버스상에 결합될 수 있다. 이 구성에서, 각 집적회로는 고속으로 전송되는 데이터를 공유하기 위해 다른 집적회로와 함께 조화되는 방법으로 동작한다. 예를 들면, DRAM, 정적 RAM, 또는 판독 전용 메모리(ROM) 등과 같은 일군의 메모리 장치는 공통 데이터 버스에 연결될 수 있다. 버스의 데이터 속도는 개별 메모리의 실행가능한 동작속도보다 실질적으로 더 빠르다. 그러므로, 각 메모리는 하나의 메모리가 수신된 데이터를 처리하는 반면, 다른 메모리는 새로운 데이터를 수신하도록 동작된다. 적절한 수의 메모리 장치와 효율적인 제어 시스템을 제공함으로써, 아주 고속의 데이터 전송이 달성될 수 있다.
데이터 통신 신호의 전송 속도가 계속적으로 증가하면, 각 집적회로로부터 정확하게 데이터를 전송하기 위해 새로운 회로 및 방법들이 요구된다. 한가지 제안된 해결방안은 미국특허 제 5,254,883호에 개시된 버스 구동기이다. 이 버스 구동기 회로는 전원에 버스를 결합시키는 병렬 출력 트랜지스터이다. 출력 트랜지스터는 상이한 사이즈로 제조되고 버스 전류를 제어하기 위해 선택적으로 동작된다. 이 방법은 정확한 논리 전압 레벨로 버스 전압을 형성하기 위한 정확한 버스 전류 제어에 관한 것이다. 그러나, 이 방법은 논리 전압 레벨들 사이에 버스 전압의 변화동안 제어가 결여된다.
이러한 이유 때문에, 완전히 조절가능하며, 논리 전압 레벨들 사이에 버스 전압의 변화의 제어를 제공하는 고속 출력 구동기가 필요하다.
본 발명은 일반적으로 집적회로에 관한 것으로, 특히 고속 데이터 전송을 위한 데이터 출력 구동기에 관한 것이다.
도 1은 본 발명의 일 실시예 및 사용된 환경을 설명하는 개략도.
도 2는 도 1의 출력 구동 회로의 일 실시예를 상세하게 설명하는 개략도.
도 3은 도 2의 파형 제어회로를 상세하게 설명하는 개략도.
도 4는 도 3의 각 시퀀스 회로의 일 실시예를 상세하게 설명하는 개략도.
도 5는 도 3의 각 시퀀스 회로의 다른 실시예를 상세하게 설명하는 개략도.
도 6은 도 2의 출력 구동 회로의 전압 대 시간 파형 관계를 나타내는 그래프.
도 7은 전형적인 출력 구동 회로의 출력 노드에서의 전압 DQ'에 대한 도2의 출력 구동 회로의 출력 노드에서의 전압 DQ의 전압 대 시간 파형 관계를 나타내는 그래프.
도 8은 도 7과 유사하며, 출력 트랜지스터의 제 1 비균일 가중치를 초래하는 파형의 그래프.
도 9는 도 7과 유사하며, 출력 트랜지스터의 제 2 비균일 가중치를 초래하는 파형의 그래프.
도 10은 제 1 및 제 2 임피던스가 포함되지 않은 출력 구동 회로의 다른 실시예를 설명하는 개략도.
도 11은 싱글 엔드 파형 및 2진 하이 논리 전압 레벨 세팅을 위한 출력 구동 회로의 다른 실시예를 설명하는 그래프.
도 12는 싱글 엔드 파형 및 2진 로우 논리 전압 레벨 세팅을 위한 출력 구동 회로의 다른 실시예를 설명하는 개략도.
본 발명은 출력 전압 신호의 파형 및 레벨 조절을 할 수 있는 출력 구동 회로를 제공한다. 제 1 복수의 출력 트랜지스터는 제 1 전원에 출력 모드를 전기적으로 결합시키고 분리시킨다. 제어회로는 제 1 복수의 출력 트랜지스터에서 각 출력 트랜지스터의 제어단자에 결합된다. 제어회로는 제어회로에 의해 수신된 제 1 입력신호에서의 변화에 응답하여 제 1 복수의 출력 트랜지스터에서의 출력 트랜지스터를 턴 온 및 턴 오프시킨다.
일 실시예에서, 출력 구동 회로는 제 1 복수의 출력 트랜지스터와 제 1 전원 사이에 제공된 제 1 임피던스를 포함한다. 제 2 복수의 출력 트랜지스터는 제 2 전원에 출력 노드를 전기적으로 결합 또는 분리시킨다. 제어회로는 제 2 복수의 출력 트랜지스터에서의 각 출력 트랜지스터의 제어단자에 결합된다. 제어회로는 제어회로에 의해 수신된 제 2 입력신호의 변화에 응답하여 제 2 복수의 출력 트랜지스터의 각각을 턴 온 또는 턴 오프시킨다. 출력 구동 회로는 제 1 복수의 출력 트랜지스터와 제 1 전원 사이에 제공된 제 2 임피던스를 포함한다.
본 발명은 논리 전압 레벨과 그 사이의 전압 변화의 슬루 속도(slew rate)를 포함하는, 신호의 파형을 형성하는 방법 및 장치를 포함한다. 본 발명은 동적 랜덤 액세스 메모리(DRAM)을 포함하는 동기 메모리에서와 같은 고속 데이터 전송에 특히 유용하다.
바람직한 실시예의 상세한 설명에서, 일부분을 형성하며 본 발명을 실시하는 특정한 바람직한 실시예의 설명에 의해 도시된 첨부도면을 참조한다. 이들 실시예들은 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 기술되었으며, 다른 실시예들이 사용될 수 있고 본 발명의 정신 및 범위에서 벗어나지 않고 논리적, 기계적 및 전기적 변화가 이루어질 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 다음의 상세한 설명은 여기에 제한된 것은 아니며, 본 발명의 범위는 첨부된 청구범위에 의해서만 한정된다.
도 1은 본 발명의 일 실시예 및 그 실시예가 사용된 환경을 설명하는 도면이다. 도 1에서, 메모리 어레이(90)는 메모리 셀과, 메모리 셀내에 저장된 데이터를 판독하기 위한 판독회로를 포함한다. 출력 구동 회로(100)는 노드 110에서 제 1 입력신호 D로서 메모리 어레이(90) 및 노드 120에서 제 2 입력신호로서 그것의 2진 보수로부터 판독된 데이터를 수신하고, 노드 130에서 출력신호 DQ에 응답하여 제공한다. 출력 노드 130는 데이터 통신 라인(150)을 통해 수신 노드 140에 전기적으로 결합되고, 집적회로 칩을 온 오프 시키는 분배된 결선(interconnect), 패드 및 다른 저항 및 커패시턴스를 포함한다. 출력 노드 130는 저항(170)을 통해 종단 노드 160에서 종단 전원전압 Vterm에 전기적으로 결합된다. 노드 180에서의 VDD와 노드 190에서의 VSS와 같은 제 1 및 제 2 전원전압은 출력 구동 회로(100)에 제공된다. Vterm은 VDD와 VSS사이의 대략 중간인 전압이다.
도 2는 출력 구동 회로(100)의 일 실시예를 상세하게 설명하는 개략도이다. 도 2에서, PFETs 200A-C와 같은 제 1 복수의 출력 트랜지스터(200)는 출력 노드 130에 함께 결합된 드레인 단자를 갖는다. 파형 제어 회로(202)는 노드 205A-C에서 PFETs 200A-C의 각 게이트 단자에 별도의 제어 단자 신호를 공급한다. PFETs 200A-C의 소오스 단자는 제 1 임피던스(210)를 통해 VDD에 함께 결합된다.
일 실시예에서, 제 1 임피던스(210)는 제 1 복수의 출력 트랜지스터(200)에서 PFETs 200A-C의 각각의 노드 220에서 소오스 단자에 함께 결합된 드레인 단자를 가지는 PFETs 200A-C와 같은 능동 장치를 포함한다. PFETs 200A-C는 노드 180에서 VDD에 함께 결합된 소오스 단자를 갖는다. VOH레벨 제어 회로(212)는 얼마나 많이 변화되고 PFETs 200A-C중 어느 것이 턴온되는지에 따라 프로그램 가능하게 제 1 임피던스(210)를 제어하기 위하여 PFETs 200A-C의 각 게이트 단자에 노드 215A-C에서 별도의 제어 단자 신호를 공급한다. 턴온되는 PFETs 200A-C는 노드 220과 노드 180에서의 VDD사이의 임피던스의 유효값에 기여한다. PFETs 200A-C는 동일한 폭/길이 애스펙트비를 가지는 병렬접속된 PFETs의 다른 복수의 예들을 포함하며, 또는 PFETs 200A-C중 턴온되는 것을 변경함으로써 노드 180에서의 VDD와 노드 220 사이의 임피던스의 유효값을 최적화시키도록 설계될 수도 있다.
임피던스(210)는 종단 저항(170)을 갖는 저항 분배기를 형성하며, 그 임피던스값은 출력 노드 130에서 2진 하이 논리 전압 레벨 VOH을 결정한다. VOH레벨 제어 회로(212)는, PFETs 200A-C중 어느 것이 턴온되는 지를 제어함으로써, 임피던스(210)의 값을 제어하고 이어서 VOH의 값을 제어한다.
NFETs 250A-C와 같은 제 2 복수의 출력 트랜지스터(250)는 출력 노드 130에 함께 결합된 드레인 단자를 갖는다. 파형 제어 회로(202)는 노드 255A-C에서 NFETs 250A-C의 각 게이트 단자에 별도의 제어 단자 신호를 공급한다. NFETs 250A-C의 소오스 단자는 제 2 임피던스(260)를 통해 VSS에 함께 결합된다.
일 실시예에서, 제 2 임피던스(260)는 제 2 복수의 출력 트랜지스터(250)의 NFETs 250A-C의 각각의 노드 270에서 소오스 단자에 함께 결합된 드레인 단자를 가지는, NFETs 260A-C과 같은 능동 장치를 포함한다. NFETs 260A-C는 노드 190에서 VSS에 함께 결합된 소오스 단자를 갖는다. VOL레벨 제어 회로(272)는 얼마나 많이 변화되고 NFETs 260A-C중 어느 것이 턴온되는지에 따라 임피던스(260)를 프로그램가능하게 제어하기 위해 노드 275A-C에서 NFETs 260A-C의 각 게이트 단자에 별도의 제어 단자 신호를 공급한다. 턴온되는 PEFTs 260A-C는 노드 190에서의 VSS와 노드 270 사이의 유효 임피던스에 기여한다. PFETs 260A-C는 동일한 폭/길이 애스펙트비를 가지는 병렬접속된 PFETs의 다른 복수의 예들을 포함하며, 또는 PFETs 260A-C중 턴온되는 것을 변경함으로써 노드 190에서의 VDD와 노드 270 사이의 임피던스의 유효값을 최적화시키도록 설계될 수도 있다.
임피던스(260)는 종단 저항(170)을 갖는 저항 분배기를 형성하며, 그 임피던스값은 출력 노드 130에서 2진 하이 논리 전압 레벨 VOL을 결정한다. VOL레벨 제어 회로(272)는, PFETs 260A-C중 어느 것이 턴온되는 지를 제어함으로써, 임피던스(260)의 값을 제어하고 이어서 VOL의 값을 제어한다.
상기 설명에서, 제 1 복수의 출력 트랜지스터(200), 제 2 복수의 출력 트랜지스터(250), 제 1 임피던스(210), 및 제 2 임피던스(260)는 설명의 명료함을 위해 3개의 전계 효과 트랜지스터를 포함하는 것으로 각각 기술되었다. 그러나, 상기 트랜지스터들의 정확한 수는 본 발명의 정신 및 범위로부터 벗어나지 않고 개별적인 구성 제한에 따라 선택될 수 있다.
도 3은 파형 제어 회로(202)를 상세하게 설명하는 개략도이다. 파형 제어 회로(202)는 각각의 노드 110 및 120에 전기적으로 결합된 입력단자(305)에서 제 1 및 제 2 입력신호 D와 DN을 수신하는 시퀀스 회로(300A-B)를 포함한다. 시퀀스 회로(300A-B)는 그것에 응답하여 각 노드 205A-C 및 255A-C에 전기적으로 결합되는 출력 단자(310A-C)에서 순차적으로 시간 지연된 제어 단자 신호를 각각 제공한다. 이 순차적으로 시간 지연된 제어 단자 신호는 제 1 복수(200) 및 제 2 복수(250)의 출력 트랜지스터를 통해 노드 190에서의 VSS와 노드 180에서의 VDD에 출력 노드 130를 결합시킨다. 이하에 기술되는 바와 같이, 출력 트랜지스터에 순차적으로 시간 지연된 제어 단자 신호를 제공함으로써, 시퀀스 회로(300A-B)는 출력 노드 130에서 전압의 슬루 속도에 따른 제어를 제공하며, 슬루 속도 제어는 각각 제 1 및 제 2 임피던스(210,216)에 의해 제공된 VOH및 VOL레벨 제어와는 무관하다.
도 4는 시퀀스 회로(300A-B)의 각각의 일 실시예를 설명하는 개략도이다. 도 4는 입력단자(305)에서 입력신호를 수신하고, 그것에 응답하여 출력 단자(310A-C)에서 복수의 순차적으로 지연된 신호를 제공하기 위해, 일련의 직렬 종속 인버터(400A-F)를 포함한다. 이 실시예에서, 입력단자(305)에서의 신호 변화와 각각의 출력단자(310A-C)에서의 신호 변화 사이의 지연은, 결선 커패시턴스와 인버터 및 출력 트랜지스터의 부하 커패시턴스를 포함하는, 상응하는 수의 인버터의 지연에 의해 결정된다.
도 5는 시퀀스 회로(300A-B)의 각각의 다른 실시예를 상세하게 설명하는 개략도이다. 도 5는 직렬 종속 인버터(500A-F) 쌍을 포함한다. 500A-B, 500C-D, 500E-F와 같은 각 쌍의 인버터는 입력단자(305)에서 입력 신호를 수신하고 각출력 단자(310A-C)에서 그것에 응답하여 순차적으로 지연된 신호를 공급한다. 500A-B, 500C-D, 500E-F와 같은 각 쌍의 인버터는 그들 사이에 제공된 각 커패시턴스(505A-C)와 같은 커패시턴스를 갖는다. 커패시턴스(505A-C)는 입력 단자(305)에서의 신호 변화와 각 출력단자(310A-C)에서의 신호 변화 사이의 지연을 테일러링(tailoring)하기 위하여, 휴즈나 다른 프로그램가능한 소자에 의해서와 같이 정돈가능하게 조절될 수 있다.
도 6은 출력 구동 회로(100)의 전압 대 시간 파형 관계를 설명하는 그래프이다. 도 6에서, 신호 A는 노드 205A 및 255A에서의 전압 파형을 나타내고, 신호 B는 노드 205B 및 255B에서의 전압 파형을 나타내며, 신호 C는 노드 205 및 255C에서의 전압 파형을 나타내고, 신호 DQ는 노드 130에서의 전압 파형을 나타낸다. 그러므로, 도 6은 파형 제어 회로(202)에 의해 제공된 순차적으로 지연된 제어 단자 신호에 응답하여 DQ 신호에서 변화의 슬루 속도 테일러링을 도시한다. 또한, 도 6은 종단 저항(170)과 조합하여 임피던스(210, 260)에 의해 제공된 감소된 신호 스윙, 즉 VOH및 VOL전압 레벨을 설명한다. 제 1 복수(200) 및 제 2 복수(250)의 출력 트랜지스터의 각각에 있어서 홀수의 출력 트랜지스터를 제공하면, Vterm전압에서 신호 DQ의 정체상태를 피할 수 있다.
도 7은 본 발명에 의해 제공된 슬루 속도 파형 없이, 종래의 출력 구동 회로의 전압 DQ'에 대하여 출력 구동 회로(100)의 출력 노드(130)에서 전압 DQ의 전압 대 시간 파형을 설명하는 그래프이다. 도7에서 알 수 있는 바와 같이, 본 발명의 출력 구동 회로(100)에 따른 전압 DQ의 전압 변화의 슬루 속도는 종래의 출력 구동 회로에 따른 전압 DQ'의 전압 변화의 슬루 속도보다 더 정밀하게 제어될 수 있다.
도 7은 제 1 복수(200) 및 제 2 복수(250)에서의 각 출력 트랜지스터가 동일하게 가중되는 경우를 설명하며, 그 유효 폭/길이 애스펙트 비는 실질적으로 동일하다. 도 7에서 알 수 있는 바와 같이, 이것은 슬루 속도 파형이 거의 선형을 초래한다.
도 8은 도 7과 유사하며 제 1 복수(200) 및 제 2 복수(250)의 출력 트랜지스터에서의 출력 트랜지스터가 동일하게 가중되지 않는 그래프이다. 도 8은 200B 및 250B와 같은 중간 트랜지스터가 200A, 200C, 250A 및 250C와 같은 종단 트랜지스터의 유효 폭/길이 애스펙트 비보다 더 큰 유효 폭/길이 애스펙트 비를 갖는 경우를 설명한다. 이 실시예에서, 출력 노드 130에서의 전압 DQ의 슬루 속도는 VOH및 VOL레벨 사이의 중간점 근방보다 더 빠르다.
도 9는 도 7과 유사하며 제 1 복수(200) 및 제 2 복수의 출력 트랜지스터에서의 트랜지스터가 동일하게 가중되지 않은 그래프이다. 도 9는 200B 및 250B와 같은 중간 트랜지스터가 200A, 200C, 250A 및 250C와 같은 종단 트랜지스터의 유효 폭/길이 애스펙트 비보다 더 작은 유효 폭/길이 애스펙트 비를 갖는 경우를 설명한다. 이 실시예에서, 출력 노드 130에서의 전압 DQ의 슬루 속도는 VOH및 VOL레벨 사이의 중간 점 근방보다 더 빠르다.
도 7 내지 도 9는 제 1 복수(200) 및 제 2 복수(250)의 출력 트랜지스터의 각각의 출력 트랜지스터를 가중시키는 상이한 방법을 설명한다. 제 1 복수의 출력 트랜지스터(200)는 제 2 복수의 출력 트랜지스터(250)와는 다르게 가중될 수 있다. 출력 노드 130에서의 전압 DQ의 원하는 파형을 얻기 위하여 많은 조합이 가능하다.
도 10은 출력 구동 회로(100)의 다른 실시예를 설명하는 개략도이다. 도 8에서, 제 1 및 제 2 임피던스(210,260) 및 상응하는 VOH및 VOL레벨 제어 회로(212, 272)는 나타나 있지 않다. 이 실시예는 출력 노드 130에서의 전압 DQ의 슬루 속도 및 변화의 다른 파형을 제공하지만, 임피던스를 제어함으로써 VOH및 VOL출력 레벨을 조절하지 않는다.
도 11은 출력 구동 회로(100)의 싱글 엔드 다른 실시예를 설명하는 개략도이다. 도 11에서, 제 2 복수의 출력 트랜지스터(250) 및 제 2 임피던스(260)는 나타나 있지 않다. 이 실시예는 출력 노드 130에서의 전압DQ의 슬루 속도 및 VOH레벨 제어를 제공하며, VOL레벨은 노드 160에서의 종단 전압에 종단 저항(170)을 통한 저항 접속에 의해 Vterm에서 형성된다.
도 12는 출력 구동 회로(100)의 싱글 엔드 다른 실시예를 설명하는 개략도이다. 도 12에서, 제 1 복수의 출력 트랜지스터(200) 및 제 1 임피던스(210)는 나타나 있지 않다. 이 실시예는 출력 노드 130에서의 전압 DQ의 슬루 속도 및 VOL레벨 제어를 제공하며, VOH레벨은 노드 160에서의 종단 전압에 종단 저항(170)을 통한 저항 접속에 의해 Vterm에서 형성된다.
그러므로 본 발명은 논리 전압 레벨과 두 레벨 사이의 전압 변화의 슬루 속도를 포함하는, 신호파형 방법 및 장치를 포함한다. 본 발명은 동적 랜덤 액세스 메모리(DRAM)을 포함하는 동기 메모리에서와 같은 고속 데이터 통신에 대해 특히 유용하다.
특정 실시예가 도시되고 기술되었으나, 동일한 목적을 달성하기 위해 계산된 어떤 장치가 도시된 특정 실시예에 대해 대체될 수 있다는 것은 당업자에게 인지될수 있다. 이 출원은 본 발명의 어떤 조합, 응용, 또는 변형을 커버하도록 의도된다. 그러므로, 본 발명은 청구범위에 의해서만 제한된다는 것을 명백히 알수 있다.

Claims (18)

  1. 출력 노드를 제 1 전원에 전기적으로 결합시키며 각각 제어 단자를 가지는 제 1 복수의 출력 트랜지스터와,
    제어회로에 의해 수신된 제 1 입력신호의 변화에 응답하여 상기 제 1 복수의 출력 트랜지스터에서의 출력 트랜지스터를 순차적으로 턴온 또는 턴오프시키기 위해 상기 제 1 복수의 출력 트랜지스터에서의 각 출력 트랜지스터의 제어 단자에 결합된 제어회로를 포함하는 출력 구동 회로.
  2. 제 1 항에 있어서,
    상기 제 1 복수의 출력 트랜지스터와 상기 제 1 전원 사이에 제공된 제 1 임피던스를 더 포함하는 출력 구동 회로.
  3. 제 1 항에 있어서,
    출력 노드를 제 2 전원에 전기적으로 결합시키는 제 2 복수의 출력 트랜지스터를 더 포함하며,
    상기 제어회로는 상기 제어회로에 의해 수신된 제 2 입력신호의 변화에 응답하여 상기 제 2 복수의 출력 트랜지스터에서의 각 출력 트랜지스터를 순차적으로 턴온 또는 턴오프 시키기 위해 상기 제 2 복수의 출력 트랜지스터에서의 각 출력 트랜지스터의 제어 단자에 결합되는 출력 구동 회로.
  4. 제 3 항에 있어서,
    상기 제 1 복수의 출력 트랜지스터와 상기 제 1 전원 사이에 제공된 제 2 임피던스를 더 포함하는 출력 구동 회로.
  5. 종단 노드에 (종단 노드에서는 전압이 일정) 저항성으로 종단연결된 출력 노드를 제 1 전원에 전기적으로 결합시키는 제 1 복수의 출력 트랜지스터와,
    상기 출력 노드를 제 2 전원에 전기적으로 결합시키는 제 2 복수의 출력 트랜지스터와,
    제어회로에 의해 수신된 제 1 및 제 2 입력신호의 각 변화에 응답하여 상기 제 1 및 제 2 복수의 출력 트랜지스터에서의 각 출력 트랜지스터를 순차적으로 턴온 또는 턴오프시키기 위해 상기 제 1 및 제 2 복수의 출력 트랜지스터에서의 각 출력 트랜지스터의 제어 단자에 결합된 제어회로를 포함하는 집적회로 출력 구동 회로.
  6. 제 5 항에 있어서,
    상기 제 1 복수의 출력 트랜지스터와 제 1 전원 사이에 제공된 제 1 임피던스와,
    상기 제 2 복수의 출력 트랜지스터와 제 2 전원 사이에 제공된 제 2 임피던스를 더 포함하는 집적회로 출력 구동 회로.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 임피던스의 각각은 조절가능한 임피던스를 제공하는 복수의 트랜지스터를 포함하는 집적회로 출력 구동 회로.
  8. 제 6항에 있어서,
    상기 제 1 및 제 2 임피던스의 각각은 프로그램가능하게 조절할 수 있는 임피던스를 제공하는 복수의 트랜지스터를 포함하는 집적회로 출력 구동 회로.
  9. 제 5 항에 있어서,
    상기 제어회로는 상기 제 1 입력신호에 응답하여 상기 제 1 복수의 출력 트랜지스터의 각 제어단자에서 시퀀스 신호를 제공하는 일련의 제 1 직렬접속된 인버터를 포함하는 집적회로 출력 구동 회로.
  10. 제 5 항에 있어서,
    상기 제어회로는 상기 제 2 입력신호에 응답하여 상기 제 2 복수의 출력 트랜지스터의 각 제어단자에서 시퀀스 신호를 제공하는 일련의 제 2 직렬접속된 인버터를 포함하는 집적회로 출력 구동 회로.
  11. 제 5 항에 있어서,
    상기 제어회로는 상기 제 1 입력신호에 응답하여 상기 제 1 복수의 출력 트랜지스터의 각 제어단자에서 시퀀스 신호를 제공하는 지연 소자 회로를 포함하는 집적회로 출력 구동 회로.
  12. 제 11 항에 있어서,
    상기 지연 소자 회로는 조절가능하게 지연된 시퀀스 신호를 제공하는 집적회로 출력 구동 회로.
  13. 제 5 항에 있어서,
    상기 제어회로는 상기 제 2 입력신호에 응답하여 상기 제 2 복수의 출력 트랜지스터의 각 제어단자에서 시퀀스 신호를 제공하는 지연 소자 회로를 포함하는 집적회로 출력 구동 회로.
  14. 제 13 항에 있어서,
    상기 지연 소자 회로는 조절가능하게 지연된 시퀀스 신호를 제공하는 집적회로 출력 구동 회로.
  15. 출력 노드에서 출력 데이터 신호를 제공하는 방법에 있어서,
    제어 회로에서 제 1 입력신호를 수신하는 단계와,
    상기 제 1 입력 신호에 응답하여 제 1 복수의 출력 트랜지스터를 통해 제 1 전원에 상기 출력 노드를 전기적으로 순차적으로 결합 또는 분리시키는 단계를 포함하는 출력 데이터 신호 제공 방법.
  16. 제 15 항에 있어서,
    제어 회로에서 제 2 입력신호를 수신하는 단계와,
    상기 제 2 입력 신호에 응답하여 제 2 복수의 출력 트랜지스터를 통해 제 2 전원에 상기 출력 노드를 전기적으로 순차적으로 결합 또는 분리시키는 단계를 더 포함하는 출력 데이터 신호 제공 방법.
  17. 제 16 항에 있어서,
    제 1 정상상태 출력 전압 레벨을 얻기 위하여 상기 출력 노드 및 제 1 전원 사이에 제공된 제 1 임피던스를 형성하는 단계와,
    제 2 정상상태 출력 전압 레벨을 얻기 위하여 상기 출력 노드 및 제 2 전원 사이에 제공된 제 2 임피던스를 형성하는 단계를 더 포함하는 출력 데이터 신호 제공 방법.
  18. 데이터 통신 라인상에 수신된 데이터를 저장하기 위한 메모리 셀 어레이와,
    상기 데이터 통신 라인에 전기적으로 결합된 출력 노드를 가지며 상기 메모리 셀 어레이로부터 판독된 데이터를 제공하는 출력 구동 회로를 포함하는 동기 메모리 장치로서,
    상기 출력 구동회로는,
    일정한 종단 전압에 있는 종단 노드에 저항성으로 종단된 출력 노드를 제 1 전원에 전기적으로 결합시키는 제 1 복수의 출력 트랜지스터와,
    상기 출력 노드를 제 2 전원에 전기적으로 결합시키는 제 2 복수의 출력 트랜지스터와,
    제어회로에 의해 수신된 제 1 및 제 2 입력신호의 각 변화에 응답하여 상기 제 1 및 제 2 복수의 출력 트랜지스터에서의 각 출력 트랜지스터를 순차적으로 턴온 또는 턴오프시키기 위해 상기 제 1 및 제 2 복수의 출력 트랜지스터에서의 각 출력 트랜지스터의 제어 단자에 결합된 제어회로를 포함하는 동기 메모리 장치.
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