KR20050106907A - 스위칭 노이즈를 감소시킨 온다이 터미네이션 회로를구비한 반도체 메모리 장치 - Google Patents
스위칭 노이즈를 감소시킨 온다이 터미네이션 회로를구비한 반도체 메모리 장치 Download PDFInfo
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Description
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- 데이터 입출력패드;상기 데이터 입출력패드를 통해 전달되는 입력데이터를 메모리 코어영역으로 전달하기 위한 데이터 입력버퍼;상기 메모리 코어영역에서 전달되는 출력데이터를 상기 데이터 입출력패드를 통해 외부로 출력하기 위한 데이터 출력버퍼; 및상기 데이터 입력버퍼와 상기 데이터 입출력패드의 공통노드가 상기 데이터 입출력패드에 접속된 데이터 전달라인과 같은 임피던스를 같게 하기 위한 온다이 터미네이션회로를 구비하며,상기 온다이 터미네이션회로는전원전압 공급단과 상기 데이터 입출력패드를 연결하기 위한 제1 스위치와 제1 저항을 구비하는 풀업저항부;접지전압 공급단과 상기 데이터 입출력패드를 연결하기 위한 제2 스위치와 제2 저항을 구비하는 풀다운저항부; 및상기 제1 스위치와 상기 제2 스위치가 실질적으로 같은 타이밍에 턴온되도록 제어하는 온다이 터미네이션 제어부를 구비하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 온다이 터미네이션 제어부는크로스커플드 래치를 구비하여, 상기 제1 스위치 및 상기 제2 스위치가 실질적으로 같은 타이밍에 턴온되도록 하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 온다이 터미네이션 제어부는온다이 터미네이션 신호를 입력받는 인버터; 및일측으로 상기 온다이 터미네이션 신호와, 인버터의 출력을 각각 입력받으며 타측으로는 서로의 출력을 크로스 커플된 형태로 각각 입력받는 제1 및 제2 낸드게이트를 구비하여, 상기 제1 및 제2 낸드게이트의 출력으로 상기 제1 및 제2 스위치를 각각 턴온시키는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 온다이 터미네이션 제어부는온다이 터미네이션 신호를 입력받는 인버터; 및일측으로 상기 온다이 터미네이션 신호와, 인버터의 출력을 각각 입력받으며 타측으로는 서로의 출력을 크로스 커플된 형태로 각각 입력받는 제1 및 제2 노어게이트를 구비하여, 상기 제1 및 제2 낸드게이트의 출력으로 상기 제1 및 제2 스위치를 각각 턴온시키는 것을 특징으로 하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 풀업저항부는상기 전원전압 공급단에 일측이 접속되며, 상기 제1 낸드게이트의 출력을 게이트로 입력받는 피모스트랜지스터; 및상기 피모스트랜지스터의 타측과 상기 데이터 입출력패드사이에 직렬연결된 제1 및 제2 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 풀다운저항부는상기 접지전압 공급단에 일측이 접속되며, 상기 제2 낸드게이트의 출력을 게이트로 입력받는 앤모스트랜지스터; 및상기 앤모스트랜지스터의 타측과 상기 데이터 입출력패드사이에 직렬연결된 제3 및 제4 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 제1 스위치와 제2 스위치는 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 4 항에 있어서,상기 풀업저항부는상기 전원전압 공급단에 일측이 접속되며, 상기 제1 노어게이트의 출력을 게이트로 입력받는 피모스트랜지스터; 및상기 피모스트랜지스터의 타측과 상기 데이터 입출력패드 사이에 직렬연결된 제1 및 제2 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 8 항에 있어서,상기 풀다운저항부는상기 접지전압 공급단에 일측이 접속되며, 상기 제2 노어게이트의 출력을 게이트로 입력받는 앤모스트랜지스터; 및상기 앤모스트랜지스터의 타측과 상기 데이터 입출력패드 사이에 직렬연결된 제3 및 제4 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 9 항에 있어서,상기 제1 스위치와 제2 스위치는 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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