KR20050106907A

KR20050106907A - 스위칭 노이즈를 감소시킨 온다이 터미네이션 회로를구비한 반도체 메모리 장치

Info

Publication number: KR20050106907A
Application number: KR1020040031970A
Authority: KR
Inventors: 최성민
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-05-06
Filing date: 2004-05-06
Publication date: 2005-11-11
Also published as: US7154295B2; US20050248362A1; TWI295469B; TW200537515A; CN100477212C; KR100605601B1; CN1694253A

Abstract

본 발명은 온다이 터미네이션회로의 동작시 구비된 스위치의 동기화를 이루어, 온다이 터미네이션 회로가 접속된 채널에 스위칭 노이즈가 제거된 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 데이터 입출력패드; 상기 데이터 입출력패드를 통해 전달되는 입력데이터를 메모리 코어영역으로 전달하기 위한 데이터 입력버퍼; 상기 메모리 코어영역에서 전달되는 출력데이터를 상기 데이터 입출력패드를 통해 외부로 출력하기 위한 데이터 출력버퍼; 및 상기 데이터 입력버퍼와 상기 데이터 입출력패드의 공통노드가 상기 데이터 입출력패드에 접속된 데이터 전달라인과 같은 임피던스를 같게 하기 위한 온다이 터미네이션회로를 구비하며, 상기 온다이 터미네이션회로는 전원전압 공급단과 상기 데이터 입출력패드를 연결하기 위한 제1 스위치와 제1 저항을 구비하는 풀업저항부; 접지전압 공급단과 상기 데이터 입출력패드를 연결하기 위한 제2 스위치와 제2 저항을 구비하는 풀다운저항부; 및 상기 제1 스위치와 상기 제2 스위치가 실질적으로 같은 타이밍에 턴온되도록 제어하는 온다이 터미네이션 제어부를 구비하는 반도체 메모리 장치를 제공한다.

Description

스위칭 노이즈를 감소시킨 온다이 터미네이션 회로를 구비한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH ON DIE TERMINATION CIRCUIT FOR REDUCING SWITCHING NOISE}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 온다이 터미네이션 회로에 관한 것이다.

반도체 메모리 장치는 마이크로 프로세서(MICRO PROCESSOR)의 메인 메모리로 주로 사용되며, 칩셋(Chipset)이라고 하는 회로블럭이 마이크로 프로세서와 반도체 메모리 장치 사이의 데이터 교환을 중계해주는 역할을 한다.

칩셋에서 반도체 메모리 장치로 데이터를 전달할 때, 칩셋의 출력버퍼에서 출력된 데이터신호가 반도체 메모리 장치의 입력버퍼로 입력되는데, 이 때 필연적으로 발생하는 것이 신호 반사현상(signal reflection)이다. 신호반사현상이란 메모리 장치에 구비되는 입력버퍼의 입력단 입력임피던스와 데이터 전달라인의 임피던스간의 임피던스 매칭이 이루어지지 않아, 메모리 장치의 입력버퍼에 입력된 데이터 신호중 일정부분이 데이터 전달라인으로 반사되는 현상을 말하는 것이다.

칩셋에서 데이터 신호를 연속해서 출력할 때, 출력되는 속도가 별로 빠르지 않는다면, 상기의 신호 반사현상은 크게 문제가 되지 않으나, 출력되는 데이터 신호의 속도가 일정한 속도이상이 되면 신호 반사현상이 데이터를 메모리 장치로 안정적으로 전달하는데 문제가 된다.

즉, 칩셋에서 이전에 출력된 데이터신호의 반사신호와 다음 출력된 데이터 신호 사이에 간섭현상이 발생하여 데이터가 제대로 입력되지 않을 경우가 생기는 것이다. 이를 방지하기 위해, 임피던스 매치용 터미네이션 저항을 반도체 메모리 장치가 접속된 기판에 구비시키고 있다.

도1은 메모리 장치의 온다이 터미네이션 회로를 도시한 블럭구성도이다.

도1을 참조하여 살펴보면, 칩셋(10)의 출력버퍼(11)에서 출력되는 데이터 신호(Da)를 메모리 장치(20)의 입력버퍼(21)에서 입력받을 때 신호반사현상을 제거하기 위한 터미네이션 회로(30)가 입력버퍼의 입력단쪽에 구비되어 있다.

터미네이션 회로(30)는 데이터전달라인(40)과 전원전압 공급단(VDD) 사이에 접속된 저항(Ra)과, 접지전압 공급단(VSS)과 데이터 전달라인(40) 사이에 접속된 저항(Rb)를 구비하고 있다.

예를 들어 데이터 전달라인의 임피던스가 28옴이라고 가정하면, 저항(Ra)과 저항(Rb)의 크기를 각각 56옴으로 하여 등가저항을 28옴으로 만들게 되고, 저항(Ra)과 저항(Rb)의 공통노드는 1/2전원전압이 인가되도록 한다.

터미네이션 회로(30)로 인해 전달되는 데이터 신호(Da)는 대부분 입력버퍼로 전달되며, 반사되는 데이터 신호(Dr)는 터미네이션 회로(30)에 구비된 저항(Ra,Rb)을 통해 제거된다. 따라서, 출력버퍼(11)를 통해 출력된 데이터가 다시 데이터 전달라인(30)으로 반사되어 다음에 입력되는 데이터 신호에 간섭현상을 일으킴으로서 생기던 에러가 제거되는 것이다.

한편, 반도체 메모리 장치의 동작속도가 점점 더 빨라지고, 더 고집적화되면서 전술한 터미네이션 회로(30)를 메모리 장치의 내에 구비하는 온다이 터미네이션 회로가 제안되었다.

도2는 반도체 메모리 장치의 온다이 터미네이션 회로를 나타내는 회로도이다.

도2를 참조하여 살펴보면, 반도체 메모리 장치의 온다이 터미네이션 회로(50)는 데이터 입출력패드(DQ pad)와, 데이터 입력버퍼(70) 및 데이터 출력버퍼(60)가 공통 연결된 노드(x)에 연결되어 있다.

데이터 출력버퍼(60)는 메모리 코어영역에서 전달되는 출력데이터(Dout)를 데이터 입출력 패드(DQ pad)를 통해 외부로 출력한다. 데이터 입력버퍼(70)는 데이터 입출력 패드(DQ pad)를 통해 입력되는 입력데이터(Din)를 메모리 코어영역(DQ pad)으로 전달한다.

온다이 터미네이션 회로(50)는 온다이 터미네이션 신호(ODT_signal)에 턴온되며, 일측이 전원전압 공급단(VDD)에 접속된 피모스트랜지스터(MP1)와, 피모스트랜지스터(MP1)의 타측과 노드(Y)사이에 직렬연결된 저항(R1,R2)과, 반전된 온다이 터미네이션 신호(ODT_signal)에 턴온되며, 일측이 접지전압 접속단(VSS)에 접속된 앤모스트랜지스터(MN1)와, 앤모스트랜지스터(MN1)의 타측과 노드(Y) 사이에 직렬연결된 저항(R3,R4)을 구비한다.

통상적으로 반도체 메모리 장치는 패드의 수를 줄이기 위해 하나의 패드가 데이터를 입력 및 출력시키는 역할을 한다.

따라서 온다이 터미네이션 회로(50)는 데이터 입출력 패드(DQ pad)가 데이터 출력패드로 사용될 때에는 비활성화 상태를 유지하고, 데이터 입출력 패드(DQ pad)가 데이터 입력패드로 사용될 때에는 활성화상태를 유지해야 한다.

온다이 터미네이션 회로(50)는 온다이 터미네이션 신호(ODT_signal)가 로우레벨로 활성화된 상태로 입력되면, 모스트랜지스터(MP1,MN1)가 턴온되어 노드(Y)의 전압레벨을 1/2VDD로 만들게 된다. 또한, 노드(X)는 데이터 입출력 패드(DQ pad)에 접속된 데이터 전달라인의 임피던스와 같은 임피던스가 되는 것이다. 예를 들어 데이터 전달라인의 임피던스가 28 옴이라고 가정하면, 저항(R1,R2)의 저항값은 56옴이 되도록 한다.

전술한 바와 같이 동작하는 온다이 터미네이션회로(50)는 피모스트랜지스터(MP1)는 온다이 터미네이션 신호(ODT_signal)를 직접 입력받고, 앤모스트랜지스터(MN1)는 인버터(I1)를 통해 반전된 온다이 터미네이션 신호(ODT_signal)를 입력받는 구조로 되어 있기 때문에, 모스트랜지스터(MN1,MP1)간에 턴온되는 타이밍이 필연적으로 차이가 난다. 이 때 생기는 타이밍차이로 인해 노드(Y)에 스위칭 노이즈가 생기게 되고, 이로 인해 입력되는 데이터가 상기의 노이즈에 영향을 받게 된다.

상기의 타이밍차이는 인버터 하나의 지연시간에 해당이 되어, 이전의 메모리 장치에서는 크게 문제가 되지 않을 수도 있었다.

그러나, 메모리 장치의 동작속도가 점점 더 고속화되면서(예를 들어 DDR3 스펙을 만족하는 메모리 장치), 상기의 타이밍차이로 인해 발생되는 스위칭노이즈가 입력데이터에 영향을 주어, 데이터입력에 에러가 발생할 수 있는 것이다.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 온다이 터미네이션회로의 동작시 구비된 스위치의 동기화를 이루어, 온다이 터미네이션 회로가 접속된 채널에 스위칭 노이즈가 제거된 반도체 메모리 장치를 제공함을 목적을 한다.

본 발명의 상기의 과제를 해결하기 위해, 데이터 입출력패드; 상기 데이터 입출력패드를 통해 전달되는 입력데이터를 메모리 코어영역으로 전달하기 위한 데이터 입력버퍼; 상기 메모리 코어영역에서 전달되는 출력데이터를 상기 데이터 입출력패드를 통해 외부로 출력하기 위한 데이터 출력버퍼; 및 상기 데이터 입력버퍼와 상기 데이터 입출력패드의 공통노드가 상기 데이터 입출력패드에 접속된 데이터 전달라인과 같은 임피던스를 같게 하기 위한 온다이 터미네이션회로를 구비하며, 상기 온다이 터미네이션회로는 전원전압 공급단과 상기 데이터 입출력패드를 연결하기 위한 제1 스위치와 제1 저항을 구비하는 풀업저항부; 접지전압 공급단과 상기 데이터 입출력패드를 연결하기 위한 제2 스위치와 제2 저항을 구비하는 풀다운저항부; 및 상기 제1 스위치와 상기 제2 스위치가 실질적으로 같은 타이밍에 턴온되도록 제어하는 온다이 터미네이션 제어부를 구비하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.

도3을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 데이터 입출력패드(DQ pad)와, 데이터 입출력패드(DQ pad)를 통해 전달되는 입력데이터(Din)를 메모리 코어영역(400)으로 전달하기 위한 데이터 입력버퍼(300)와, 메모리 코어영역(400)에서 전달되는 출력데이터(Dout)를 데이터 입출력패드(DQ pad)를 통해 외부로 출력하기 위한 데이터 출력버퍼(200)와, 데이터 입력버퍼(300)와 데이터 입출력패드(DQ pad)의 공통노드(A)가 가지는 임피던스가 데이터 입출력패드(DQ pad)에 접속된 데이터 전달라인과 같은 임피던스를 같기 하기 위한 온다이 터미네이션회로(100)를 구비한다.

온다이 터미네이션회로(100)는 전원전압 공급단(VDD)과 데이터 입출력패드(DQ pad)를 연결하기 위한 스위치용 피모스트랜지스터(MP2)와 저항(R4,R5)을 구비하는 풀업저항부(120)와, 접지전압 공급단(VDD)과 데이터 입출력패드(DQ pad)를 연결하기 위한 스위치용 앤모스트랜지스터(MN2)와, 저항(R6,R7)을 구비하는 풀다운저항부(130)를 구비하며, 스위치용 피모스트랜지스터(MP2)와 스위치용 앤모스트랜지스터(MN2)가 실질적으로 같은 타이밍에 턴온되도록 제어하는 온다이 터미네이션 제어부(110)를 구비한다.

온다이 터미네이션 제어부(110)는 크로스커플드 래치를 구비하여, 스위치용 피모스트랜지스터(MP2)와 스위치용 앤모스트랜지스터(MN2)가 실질적으로 같은 타이밍에 턴온되도록 한다.

온다이 터미네이션 제어부(110)는 온다이 터미네이션 신호(ODT_signal)를 입력받는 인버터(I2)와, 일측으로 온다이 터미네이션 신호(ODT_signal)와, 인버터(I1)의 출력을 각각 입력받으며 타측으로는 서로의 출력을 크로스 커플된 형태로 각각 입력받는 낸드게이트(ND1,ND2)를 구비하고, 낸드게이트(ND1,ND2)의 출력으로 스위치용 피모스트랜지스터(MP2)와 스위치용 앤모스트랜지스터(MN2)를 각각 턴온시키게 된다.

풀업저항부(120)는 전원전압 공급단(VDD)에 일측이 접속되며, 낸드게이트(ND1)의 출력을 게이트로 입력받는 스위칭용 피모스트랜지스터(MP2)와, 피모스트랜지스터(MP2)의 타측과 데이터 입출력패드(DQ pad)사이에 직렬연결된 저항(R5,R6)을 구비한다.

풀다운저항부(130)는 접지전압 공급단(VSS)에 일측이 접속되며, 낸드게이트(ND2)의 출력을 게이트로 입력받는 스위치용 앤모스트랜지스터(MN2)와, 앤모스트랜지스터(MN2)의 타측과 데이터 입출력패드(DQ pad)사이에 직렬연결된 저항(R7,R8)을 구비한다.

이하, 도3을 참조하여 본 발명의 반도체 메모리 장치에 구비되는 온다이 터미네이션회로의 동작을 살펴본다.

메모리 코어영역(400)에서 전달되는 데이터가 출력버퍼(200)를 통해 데이터 입출력 패드(DQ pad)로 출력될 때에는 온다이 터미네이션 신호(ODT_signal)는 로우레벨의 비활성화 상태로 입력되어 모스트랜지스터(MP2,MN2)는 턴온상태를 유지한다.

이어서 데이터 입출력 패드(DQ pad)에서 입력버퍼(300)로 데이터가 입력될 때에는 온다이 터미네이션 신호(ODT_signal)가 하이레벨의 활성화상태를 유지하게 된다. 따라서 낸드게이트(ND1)는 로우레벨의 신호가 출력되고, 낸드게이트(ND2)는 하이레벨의 신호가 출력되어 모스트랜지스터(MP1, MN1)가 모두 턴온된다.

따라서 노드(A)에는 1/2VDD 전압이 인가되고, 온다이 터미네이션회로(100)의 전원전압(VDD)과 접지전압사이의 구비되는 모든 저항의 1/2에 해당되는 임피던스가 인가된다. 이 때 노드(A)인가되는 임피던스는 데이터 입출력패드(DQ pad)에 접속된 데이터 전달라인의 임피던스와 같은 값을 가지게 된다.

데이터가 연속적으로 데이터 입출력패드를 통해 입력버퍼로 입력될 때에 필연적으로 생기는 반사신호는 데이터 입출력패드에 접속된 데이터 전달라인으로 반송되지 않고, 온다이 터미네이션회로(120)를 통해 반송된다. 따라서 이전 데이터 신호에 의해 생기는 반사신호에 영향을 받지 않고 다음 데이터신호가 데이터 입력버퍼(300)로 입력될 수 있는 것이다.

또한, 본 실시예에 따른 온다이 터미네이션 회로의 온다이 터미네이션 제어부(110)는 낸드타입의 크로스커플드 래치를 구비하여, 풀업저항부(120)의 스위치용 피모스트랜지스터(MP2)와 풀다운저항부(130)의 스위치용 앤모스트랜지스터(MN2)가 실질적으로 동시에 턴온이 된다. 따라서 풀업저항부(120)와 풀다운저항부(130)가 실질적으로 동시에 동작하게 되는 것이다.

또한, 온다이 터미네이션 신호가 하이레벨의 활성화상태에서 로우레벨의 비활성화상태로 입력될 때에도, 온다이 터미네이션 제어부(110)의 낸드게이트(ND1,ND2)의 출력은 실질적으로 같은 타이밍에 변하기 때문에, 온다이 터미네이션회로의 풀업저항부(120)와 풀다운저항부(130)가 비활성화 될 때에도 실질적으로 동시에 비활성화된다.

따라서 본 실시예에 따른 반도체 메모리 장치는 풀업저항부(120)와 풀다운저항부(130)가 실질적으로 동시에 턴온/턴오프됨으로서, 종래기술에 의해 제기되었던 문제점인 노드(A)에 생겼던 스위칭 노이즈가 제거된다. 온다이 터미네이션 회로(100)의 온/오프 동작시 발생하는 스위칭 노이즈가 제거됨으로서, 데이터 입출력패드(DQ pad)를 통해 입력되는 데이터가 보다 안정적으로 입력버퍼로 입력될 수 있게 되는 것이다.

도4는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치에 구비되는 온다이 터미네이션 회로를 나타내는 회로도이다.

도4에 도시된 온다이 터미네이션 회로는 도3에 도시된 온다이 터미네이션 회로와 같은 구성을 가지나, 다만, 온다이 터미네이션 제어부를 구성하는 크로스커플드 래치가 노어게이트(NOR1,NOR2)로 구성되어 있다.

전체적인 동작은 도3에 도시된 온다이 터미네이션 회로와 같으므로 자세한 설명은 생략한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명의 반도체 메모리 장치에 구비되는 온다이 터미네이션 회로는 구비된 두 스위치의 동작을 실질적으로 동기화시켜, 온다이 터미네이션 회로의 온/오프시 발생되었던 스위칭 노이즈를 크게 줄일 수 있다. 이로 인하여, 온다이 터미네이션 회로가 접속된 채널을 통해 입력되는 입력데이터를 안정적으로 입력받아 메모리 코어영역으로 전달할 수 있게 되었다.

도1은 메모리 장치의 온다이 터미네이션 회로를 도시한 블럭구성도.

도2는 반도체 메모리 장치의 온다이 터미네이션 회로를 보다 자세히 나타내는 회로도.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 온다이 터미네이션 회로를 나타내는 회로도.

도4는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 온다이 터미네이션 회로를 나타내는 회로도.

* 도면의 주요부분에 대한 부호설명 *

ND1, ND2 : 낸드게이트

NOR1,NOR2 : 노어게이트

R1 ~ R7 : 저항

I1, I2 : 인버터

Claims

데이터 입출력패드;

상기 데이터 입출력패드를 통해 전달되는 입력데이터를 메모리 코어영역으로 전달하기 위한 데이터 입력버퍼;

상기 메모리 코어영역에서 전달되는 출력데이터를 상기 데이터 입출력패드를 통해 외부로 출력하기 위한 데이터 출력버퍼; 및

상기 데이터 입력버퍼와 상기 데이터 입출력패드의 공통노드가 상기 데이터 입출력패드에 접속된 데이터 전달라인과 같은 임피던스를 같게 하기 위한 온다이 터미네이션회로를 구비하며,

상기 온다이 터미네이션회로는

전원전압 공급단과 상기 데이터 입출력패드를 연결하기 위한 제1 스위치와 제1 저항을 구비하는 풀업저항부;

접지전압 공급단과 상기 데이터 입출력패드를 연결하기 위한 제2 스위치와 제2 저항을 구비하는 풀다운저항부; 및

상기 제1 스위치와 상기 제2 스위치가 실질적으로 같은 타이밍에 턴온되도록 제어하는 온다이 터미네이션 제어부를 구비하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 온다이 터미네이션 제어부는

크로스커플드 래치를 구비하여, 상기 제1 스위치 및 상기 제2 스위치가 실질적으로 같은 타이밍에 턴온되도록 하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 온다이 터미네이션 제어부는

온다이 터미네이션 신호를 입력받는 인버터; 및

일측으로 상기 온다이 터미네이션 신호와, 인버터의 출력을 각각 입력받으며 타측으로는 서로의 출력을 크로스 커플된 형태로 각각 입력받는 제1 및 제2 낸드게이트를 구비하여, 상기 제1 및 제2 낸드게이트의 출력으로 상기 제1 및 제2 스위치를 각각 턴온시키는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 온다이 터미네이션 제어부는

온다이 터미네이션 신호를 입력받는 인버터; 및

일측으로 상기 온다이 터미네이션 신호와, 인버터의 출력을 각각 입력받으며 타측으로는 서로의 출력을 크로스 커플된 형태로 각각 입력받는 제1 및 제2 노어게이트를 구비하여, 상기 제1 및 제2 낸드게이트의 출력으로 상기 제1 및 제2 스위치를 각각 턴온시키는 것을 특징으로 하는 반도체 메모리 장치.
제 3 항에 있어서,

상기 풀업저항부는

상기 전원전압 공급단에 일측이 접속되며, 상기 제1 낸드게이트의 출력을 게이트로 입력받는 피모스트랜지스터; 및

상기 피모스트랜지스터의 타측과 상기 데이터 입출력패드사이에 직렬연결된 제1 및 제2 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 5 항에 있어서,

상기 풀다운저항부는

상기 접지전압 공급단에 일측이 접속되며, 상기 제2 낸드게이트의 출력을 게이트로 입력받는 앤모스트랜지스터; 및

상기 앤모스트랜지스터의 타측과 상기 데이터 입출력패드사이에 직렬연결된 제3 및 제4 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 제1 스위치와 제2 스위치는 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 풀업저항부는

상기 전원전압 공급단에 일측이 접속되며, 상기 제1 노어게이트의 출력을 게이트로 입력받는 피모스트랜지스터; 및

상기 피모스트랜지스터의 타측과 상기 데이터 입출력패드 사이에 직렬연결된 제1 및 제2 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 8 항에 있어서,

상기 풀다운저항부는

상기 접지전압 공급단에 일측이 접속되며, 상기 제2 노어게이트의 출력을 게이트로 입력받는 앤모스트랜지스터; 및

상기 앤모스트랜지스터의 타측과 상기 데이터 입출력패드 사이에 직렬연결된 제3 및 제4 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 9 항에 있어서,

상기 제1 스위치와 제2 스위치는 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.