CN100477212C - 具有芯片上终结电路的半导体存储器件 - Google Patents

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Abstract

一种芯片上终结电路，其被耦合到垫且包含在半导体存储器件中，用以减少由于信号反射现象所造成之干扰，其包含耦合在输出节点和电源电压之间的上拉块；耦合在输出节点和地之间的下拉块；及用以接收ODT控制信号以同时激励上拉块和下拉块之控制块。

Description

具有芯片上终结电路的半导体存储器件
技术领域
本发明是关于一种半导体存储器件；更具体而言涉及一种具有用以降低噪声之芯片上终结电路的半导体存储器件。
背景技术
一般而言，半导体存储器件是被用以当作计算系统，微处理系统等的主要存储器。在系统中，许多储存在半导体存储器件的数据，会通过芯片组传送到缓冲器、中央处理单元(CPU)或系统的其它电路。在此，芯片组可以视为用以控制许多控制信号的控制装置，其是用以控制缓冲器、中央处理单元(CPU)或其它电路、和系统的数据传送。
当数据从芯片组传送到半导体存储器件时，即，输出自芯片组输出缓冲器的数据信号，被输入到半导体存储器件的输入缓冲器时，会发生信号反射的情形。信号反射是一种因为输入缓冲器的输入阻抗没有精确匹配传输线的阻抗，所以某些输入到半导体存储器件的输入缓冲器的信号会被反射到传输线的现象。
若系统的操作速度不快，即，2个连续输出自芯片组的数据间的时间间隔很长，则信号反射可以忽略。但是，若系统的操作速度快于预定值，如，2个连续输出自芯片组的数据间的时间间隔非常短，则因为有信号反射，所以系统中的数据传送的稳定性无法保证。
换言之，在输入的信号和下一个输入的信号之间有干扰现象。因此，下一个输入的信号并不会稳定地输入到半导体存储器件。为了防止系统因干扰现象所造成的不稳定性，系统板包含一个终结电路，用以使半导体存储器件的输入阻抗对应连接到半导体存储器件的传输线的阻抗。
图1为用于常规系统的常规终结电路的方块图。
如图所示，常规的终结电路30是位在芯片组10和半导体存储器件20之间。芯片组10包含输出缓冲器11，用以将数据信号Da输出到半导体存储器件20。此外，半导体存储器件20具有输入缓冲器21，用以接收输出自芯片组10的输出缓冲器11的数据信号Da。芯片组10和半导体存储器件20是通过数据传输线40，通过常规的终结电路30耦合。换言之，数据传输线40贯穿常规的终结电路30，其中常规的终结电路30是位在包含在半导体存储器件20之中的输入缓冲器21外部附近。
在此，常规的终结电路30包含第一电阻器Ra和第二电阻器Rb。第一电阻器Ra是耦合在通过电压VDD和数据传输线40之间；而第二电阻器Rb是连接在数据传输线40和地VSS之间。
例如，若数据传输线40的阻抗为28Ω(欧姆)，则分别将第一和第二电阻器Ra和Rb设为56Ω(欧姆)，以使有等效的电阻，即，半导体存储器件的输入阻抗是设为28Ω(欧姆)。因此，在第一和第二电阻器Ra和Rb之间的共同节点被施加了一半电平的电源电压，即1/2VDD。
因此，经由数据传输线40传输的数据信号Da可以稳定地输入到输入缓冲器21；而反射信号Dr会因常规终结电路30中的第一和第二电阻器Ra和Rb而消失。然后，下一个数据信号可以传输到输入缓冲器21，而没有反射信号Dr和下一个数据信号之间的干扰现象。
另一方面，常规半导体存储器件的操作速度可以更快，而且常规半导体存储器件可以发展成大规模集成电路。最近，响应于先进半导体存储器件的快速操作速度和小尺寸，有人提出一种芯片上终结电路。
发明内容
因此，本发明的目的是要提供一种具有芯片上终结电路的半导体存储器件，用以通过同时导通芯片上终结电路中包括的两个MOS晶体管，即两个开关器件来减小噪声。
根据本发明的一个方面，提供了一种芯片上终结电路，其被耦合于垫(pad)并且被包括在半导体存储器件中，用于减小信号反射现象所导致的干扰，所述电路包括：上拉块，其被耦合于输出节点和电源电压之间；下拉块，其被耦合于输出节点和地之间；以及控制块，用于接收ODT控制信号以同时激励上拉块和下拉块。
根据本发明的另一方面，本发明提供一种半导体存储器件，其包含用以输入和输出数据信号或控制信号的多个输入-输出垫；用以响应写入指令信号储存许多数据，和响应读取指令信号输出储存数据的内部块；及每个都耦合到每个输入-输出垫和内部区域，用以减少由于信号反射现象所造成的干扰的多个芯片上终结电路，其中芯片上终结电路包含：耦合在输出节点和电源电压之间的上拉块；耦合在输出节点和地之间的下拉块；及用以接收ODT控制信号以同时激励上拉块和下拉块的控制块。
附图说明
根据下面参考相关附图的优选实施例的说明，本发明上述的和其它的目的与特征将会变得很清楚，其中：
图1为用于常规系统的常规终结电路的方块图；
图2为根据本发明实施例，包含在半导体存储器件中的芯片上终结电路的方块图；
图3为根据本发明另一实施例，包含在半导体存储器件中的芯片上终结电路的方块图；及
图4为根据本发明另一实施例，包含在半导体存储器件中的芯片上终结电路的方块图。
具体实施方式
下面将参考附图详细说明根据本发明，具有用以减少噪声的芯片上终结电路的半导体存储器件。
半导体存储器件包含用以输入和输出数据信号或控制信号的多个输入-输出垫；用以响应写入指令信号储存许多数据，和响应读取指令信号输出储存数据的内部块；及每个都耦合到每个输入-输出垫和内部区域，用以减少由于信号反射现象所造成的干扰的多个芯片上终结电路。
图2为根据本发明实施例，包含在半导体存储器件中的芯片上终结电路的方块图。
如图所示，先进半导体存储器件包含存储器核心区域80、输出缓冲器60、输入缓冲器70、芯片上终结电路50和输入-输出垫DQ。共同节点X耦合到芯片上终结电路50、输入-输出垫DQ、输出缓冲器60和输入缓冲器70。存储器核心区域80包含多个单位单元(unit cell)、列译码器、行译码器，等等。在此，输出缓冲器60是用以将输出自存储器核心区域80的输出数据Dout，经由输入-输出垫DQ，缓冲输出到位在先进半导体存储器件外部的外部电路。输入缓冲器70是用以经由输入-输出垫DQ，将自外部电路输入的输入数据Din，递送到存储器核心区域80中。在此，输入-输出垫DQ是用以接收来自外部电路的数据，并且将数据输出到外部电路。
参照图2，芯片上终结电路50包含第一PMOS晶体管MP1、第一NMOS晶体管MN1、第三电阻器R2、第四电阻器R4和第一反相器I1。
第一PMOS晶体管MP1具有源极、漏极和栅极：源极耦合到电源电压VDD，栅极用以接收ODT控制信号ODTCON，而漏极则耦合到第三电阻器R2。第三电阻器R2是耦合在第一PMOS晶体管MP1和共同节点X之间。第一反相器I1是用以将ODT控制信号ODTCON反相，然后将反相ODT控制信号输出到第一NMOS晶体管MN1。同样地，第一NMOS晶体管MN1具有源极、漏极和栅极：源极耦合到地VSS，栅极用以接收反相ODT控制信号，而漏极则耦合到第四电阻器R4。第四电阻器R4是耦合在第一NMOS晶体管MN1和共同节点X之间。
芯片上终结电路50应该在数据经由输入-输出垫DQ输入期间被使能，而在数据经由输入-输出垫DQ输出期间被去激励。
若被激励成为逻辑低电平的ODT控制信号ODTCON输入到芯片上终结电路50，则第一PMOS晶体管MP1和第一NMOS晶体管MN1导通。然后，共同节点X被施加一半电平的电源电压，即1/2VDD。在此，共同节点X的阻抗等效于数据传输线的阻抗，其中数据传输线是连接到用以将先进半导体存储器件耦合到外部电路的输入-输出垫DQ。例如，数据传输线40的阻抗为28Ω(欧姆)，则分别将第三和第四电阻器R2和R4设为56Ω(欧姆)，以使等效电阻设为28Ω(欧姆)。
在上述的半导体存储器件中，因为第一反相器I1的延迟时间，所以第一PMOS和NMOS晶体管MP1和MN1的各栅极是在不同的时序接收到控制信号。换言之，反相ODT控制信号输入到第一NMOS晶体管MN1栅极的时间点，晚于ODT控制信号输入到第一PMOS晶体管MP1栅极的时间点。该时序间隙会在共同节点X产生噪声，而此噪声会对输入的数据造成严重影响。
当半导体存储器件的操作速度较快时，第一反相器I1的延迟时间会降低半导体存储器件的操作的可靠度和稳定度。当有许多数据输入到半导体存储器件时，由于时序间隙所产生的噪声会造成错误。
图3为根据本发明实施例，包含在半导体存储器件中的芯片上终结电路的方块图。
如图所示，半导体存储器件包含存储器核心区域400、输出缓冲器200、输入缓冲器300、芯片上终结电路100和输入-输出垫DQ。
芯片上终结电路100是用以使共同节点A的阻抗，等于从外部连接到输入-输出垫DQ的数据传输线的阻抗。共同节点A耦合到芯片上终结电路100、输入-输出垫DQ、输出缓冲器200和输入缓冲器300。存储器核心区域400包含多个单位单元、列译码器、行译码器、感测放大器，等等。在此，输出缓冲器200是用以将输出自存储器核心区域400的输出数据Dout，经由输入-输出垫DQ，缓冲输出到位在先进半导体存储器件外部的外部电路。输入缓冲器300是用以经由输入-输出垫DQ，将自外部电路输入的输入数据Din，递送到存储器核心区域400中。在此，输入-输出垫DQ是用以接收来自外部电路的数据，并且将数据输出到外部电路。
参照图3，用以减少由于信号反射现象所造成的干扰的芯片上终结电路100，包含上拉块120、下拉块130和控制块110。
控制块110是用以接收ODT控制信号ODTCON，以同时激励上拉块120和下拉块130。再者，控制块130包含第一反相器I2和交叉耦合锁存器。第一反相器I2是用以将ODT控制信号ODTCON反相，然后将反相ODT控制信号输出到交叉耦合锁存器。在此，交叉耦合锁存器是由第一和第二NAND门ND1和ND2构成。交叉耦合锁存器是用以接收ODT控制信号ODTCON和输出自第一反相器I2的反相ODT控制信号，然后产生第一和第二控制信号，以同时激励上拉块120和下拉块130。第一NAND门ND1接收ODT控制信号ODTCON和第二NAND门ND2的输出信号，然后输出第一控制信号到上拉块120。同样地，第二NAND门ND2接收输出自第一反相器I2的反相ODT控制信号和第一NAND门ND1的输出信号，即，第一控制信号，然后输出第二控制信号到下拉块130。换言之，第一和第二NAND门ND1和ND2分别输出第一和第二控制信号到上拉块120和下拉块130。
上拉块120是用以为共同节点A施加电源电压VDD。上拉块120包含第一PMOS晶体管MP2和第一电阻器R6。详而言之，第一PMOS晶体管MP2具有源极、漏极和栅极：源极耦合到电源电压VDD，栅极用以接收输出自控制块110的第一NAND门ND1的第一控制信号，而漏极则耦合到第一电阻器R6。第一电阻器R6是耦合在第一PMOS晶体管MP2和共同节点A之间。
此外，下拉块130是用以为共同节点A施加地VSS。具有第一NMOS晶体管MN2和第二电阻器R8的下拉块130，其结构类似于上拉块120。第一NMOS晶体管MN2具有源极、漏极和栅极：源极耦合到地VSS，栅极用以接收输出控制块110的第二NAND门ND2的第二控制信号，而漏极则耦合到第二电阻器R8。第二电阻器R8是耦合在第一NMOS晶体管MN2和共同节点A之间。
下面，将参照图3，详细说明芯片上终结电路100的操作。
芯片上终结电路100应该在数据经由输入-输出垫DQ输入期间被使能，而在数据经由输入-输出垫DQ输出期间被去激励。换言之，当经由输出缓冲器200，传输自存储器核心区域400的数据被输出到输入-输出垫DQ时，ODT控制信号ODTCON被输入成为逻辑低电平。然后，第一PMOS晶体管MP2和第一NMOS晶体管MN2关断。
相反，当数据是经由输入-输出垫DQ输入到输入缓冲器300时，ODT控制信号ODTCON被输入成为逻辑高电平。然后，来自第一NAND门ND1的第一控制信号被输出成为逻辑低电平；及来自第二NAND门ND2的第二控制信号被输出成为逻辑高电平。因此，第一PMOS晶体管MP2和第一NMOS晶体管MN2都导通。
然后，若第一电阻器R6的电阻和第二电阻器R8的电阻相同，则共同节点A被施加一半电平的电源电压，即1/2VDD。因此，共同节点A的阻抗等效于数据传输线的阻抗，其中数据传输线是从半导体存储器件外部被连接到输入-输出垫DQ。例如，若数据传输线40的阻抗为28Ω(欧姆)，则分别将第一和第二电阻器R6和R8设为56Ω(欧姆)，以使等效电阻设为28Ω(欧姆)。
因此，在数据信号经由输入-输出垫DQ，连续输入到输入缓冲器300期间所产生的反射信号，不会回到数据传输线。反射信号可以通过芯片上终结电路100消失。然后，数据信号可以传输到输入缓冲器300，而没有由于响应前面的数据信号的反射信号所造成的干扰现象。
此外，因为根据本发明包含在芯片上终结电路100的控制块110，包含由两个NAND门构成的交叉耦合锁存器，所以上拉块120的第一PMOS晶体管MP2和下拉块130的第一NMOS晶体管MN2是同时导通，即激励。换言之，上拉块120和下拉块130是同时被使能。
同样地，当芯片上终结信号ODTCON被输入成为逻辑低电平，即被去激励时，控制块110的第一和第二NAND门，分别将第一和第二控制信号，同时输出到第一PMOS晶体管MP2和第一NMOS晶体管MN2。因此，芯片上终结块的上拉块120和下拉块130是同时被去激励。
于是，在根据本发明的半导体存储器件中，如图2的说明，发生在共同节点X的开关噪声，可以通过同时导通或关断上拉块120和下拉块130消除。换言之，当芯片上终结电路100导通或关断，即激励或去激励时，在该时间点会产生的开关噪声可被消除；然后，经由输入-输出垫DQ递送的数据信号可以更稳定地输入到输入缓冲器300。
图4为根据本发明另一实施例，包含在半导体存储器件中的芯片上终结电路100′的方块图。
如图所示，芯片上终结电路100′和示于图3的芯片上终结电路100类似。同样地，芯片上终结电路100′也包含上拉块120、下拉块130和控制块110′。但是，控制块110′具有第二反相器I3和由两个NOR门构成的交叉耦合锁存器。第二反相器I3是用以将ODT控制信号ODTCON反相，然后将反相ODT控制信号输出到交叉耦合锁存器。
在此，交叉耦合锁存器包含用以接收ODT控制信号ODTCON，然后将第一控制信号输出到上拉块120的第一NOR门NOR1，及用以接收第一控制信号和输出自第二反相器I3的反相ODT控制信号，然后将第二控制信号输出到下拉块130和第一NOR门NOR1的第二NOR门NOR2。
除了芯片上终结电路100′中的交叉耦合锁存器的结构之外，芯片上终结电路100′的操作和芯片上终结电路100非常类似；因此，省略关于芯片上终结电路100′的操作的详细说明。
如上所述，具有根据本发明的芯片上终结电路的半导体存储器件，通过同步化包含在芯片上终结电路中的两个开关器件的每个操作，即导通或关断，就可以显著地减少芯片上终结电路在被使能或禁止期间所产生的开关噪声。因此，半导体存储器件可以稳定地接收经由连接到芯片上终结电路的垫输入的数据信号。
本申请书包含2004年5月6日向韩国专利局申请的韩国专利公报第2004-31970号的相关内容，此处将所有的内容都纳入参考。
本发明已对特别的实施例详细说明，那些熟悉本项技术的人士所做的各种不同的变化例和修正例，明显将不脱离本发明在后面的权利要求所界定的精神和范围。
10             芯片组
11             输出缓冲器
20             半导体存储器件
21             输入缓冲器
30             常规终结电路
40             数据传输线
50，100，100′ 芯片上终结电路
60，200        输出缓冲器
70，300        输入缓冲器
80，400        存储器核心区域
110，110′     控制块
120            上拉块
130            下拉块

Claims (18)

1.一种芯片上终结电路，其被耦合到垫且包含在半导体存储器件中，用以减少由于信号反射现象所造成的干扰，其包含：
上拉块，其耦合在输出节点和电源电压之间；
下拉块，其耦合在输出节点和地之间；及
控制块，用以同步所述上拉块和下拉块的操作。
2.如权利要求1所述的芯片上终结电路，其中控制块包含用以反相ODT控制信号的反相器。
3.如权利要求2所述的芯片上终结电路，其中控制块包含交叉耦合锁存器，用以接收ODT控制信号和输出自反相器的反相ODT控制信号，并产生第一和第二控制信号，以同时激励上拉块和下拉块。
4.如权利要求3所述的芯片上终结电路，其中交叉耦合锁存器包含：
第一NAND门，用以接收ODT控制信号，并且输出第一控制信号到上拉块；及
第二NAND门，用以接收第一控制信号和输出自反相器的反相ODT控制信号，并且输出第二控制信号到下拉块和第一NAND门。
5.如权利要求3所述的芯片上终结电路，其中交叉耦合锁存器包含：
第一NOR门，用以接收ODT控制信号，并且输出第一控制信号到上拉块；及
第二NOR门，用以接收第一控制信号和输出自反相器的反相ODT控制信号，并且输出第二控制信号到下拉块和第一NOR门。
6.如权利要求3所述的芯片上终结电路，其中上拉块包含：
第一晶体管，其响应第一控制信号而导通，用以施加电源电压；及
第一电阻器，其耦合在第一晶体管和输出节点之间。
7.如权利要求6所述的芯片上终结电路，其中下拉块包含：
第二晶体管，其响应第二控制信号而导通，用以提供接地；及
第二电阻器，其耦合在第二晶体管和输出节点之间。
8.如权利要求7所述的芯片上终结电路，其中第一电阻器的电阻等于第二电阻器的电阻。
9.如权利要求8所述的芯片上终结电路，其中第一晶体管是PMOS晶体管，而第二晶体管是NMOS晶体管。
10.一种半导体存储器件，包含：
多个输入-输出垫，用以输入和输出数据信号或控制信号；
内部块，用以响应写入指令信号而储存许多数据，和响应读取指令信号而输出储存数据；及
多个芯片上终结电路，其每个都耦合到每个输入-输出垫和内部区域，用以减少由于信号反射现象所造成的干扰，
其中芯片上终结电路包含：
上拉块，其耦合在输出节点和电源电压之间；
下拉块，其耦合在输出节点和地之间；及
控制块，用以同步所述上拉块和下拉块的操作。
11.如权利要求10所述的半导体存储器件，其中控制块包含用以反相ODT控制信号的反相器。
12.如权利要求11所述的半导体存储器件，其中控制块包含交叉耦合锁存器，用以接收ODT控制信号和输出自反相器的反相ODT控制信号，并且产生第一和第二控制信号，以同时激励上拉块和下拉块。
13.如权利要求12所述的半导体存储器件，其中交叉耦合锁存器包含：
第一NAND门，用以接收ODT控制信号，并且输出第一控制信号到上拉块；及
第二NAND门，用以接收第一控制信号和输出自反相器的反相ODT控制信号，并且输出第二控制信号到下拉块和第一NAND门。
14.如权利要求12所述的半导体存储器件，其中交叉耦合锁存器包含：
第一NOR门，用以接收ODT控制信号，并且输出第一控制信号到上拉块；及
第二NOR门，用以接收第一控制信号和输出自反相器的反相ODT控制信号，并且输出第二控制信号到下拉块和第一NOR门。
15.如权利要求12所述的半导体存储器件，其中上拉块包含：
第一晶体管，其响应第一控制信号而导通，用以施加电源电压；及
第一电阻器，其耦合在第一晶体管和输出节点之间。
16.如权利要求15所述的半导体存储器件，其中下拉块包含：
第二晶体管，其响应第二控制信号而导通，用以提供接地；及
第二电阻器，其耦合在第二晶体管和输出节点之间。
17.如权利要求16所述的半导体存储器件，其中第一电阻器的电阻等于第二电阻器的电阻。
18.如权利要求16所述的半导体存储器件，其中第一晶体管是PMOS晶体管，而第二晶体管是NMOS晶体管。
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