JP2001024497A - 自己整合式ディジタルドライバ回路 - Google Patents
自己整合式ディジタルドライバ回路Info
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Abstract
(57)【要約】
【課題】所定範囲内の未知インピーダンスを有し且つ複
数のディジタルレシーバ回路が接続された送受信装置
間、及び、装置内インタフェースにおいて、ディジタル
インタフェースのＨレベル及びＬレベルスレシュホール
ド電圧近辺の間では波形遷移状態でも確実に単調な電圧
上昇または降下が得られ且つ反射による波形歪みを低減
することが可能なディジタルドライバ回路を提供するこ
と。 【解決手段】２種類の基準電圧が設定可能な出力インピ
ーダンス制御部と出力インピーダンス部を付属すること
により、 Ｈレベル及びＬレベルスレシュホールド電圧
の間の波形遷移状態においても確実に単調な電圧上昇ま
たは降下が得られ且つ反射による波形歪みを低減する。
数のディジタルレシーバ回路が接続された送受信装置
間、及び、装置内インタフェースにおいて、ディジタル
インタフェースのＨレベル及びＬレベルスレシュホール
ド電圧近辺の間では波形遷移状態でも確実に単調な電圧
上昇または降下が得られ且つ反射による波形歪みを低減
することが可能なディジタルドライバ回路を提供するこ
と。 【解決手段】２種類の基準電圧が設定可能な出力インピ
ーダンス制御部と出力インピーダンス部を付属すること
により、 Ｈレベル及びＬレベルスレシュホールド電圧
の間の波形遷移状態においても確実に単調な電圧上昇ま
たは降下が得られ且つ反射による波形歪みを低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル伝送の
送受信装置間、及び、装置内インタフェース回路におい
て、所定範囲内の未知インピーダンスを有した伝送線路
を駆動するディジタルドライバ回路に関するものであ
る。
送受信装置間、及び、装置内インタフェース回路におい
て、所定範囲内の未知インピーダンスを有した伝送線路
を駆動するディジタルドライバ回路に関するものであ
る。
【０００２】
【従来の技術】従来より、ディジタル伝送の送受信装置
間、及び、装置内インタフェース回路において、未知イ
ンピーダンスを有する伝送線路を駆動するディジタルド
ライバ回路に関する公知例としては、特開平６−２６０
９２２号公報「自己調整式インピーダンス整合ドライ
バ」に記載されている方法が知られている。
間、及び、装置内インタフェース回路において、未知イ
ンピーダンスを有する伝送線路を駆動するディジタルド
ライバ回路に関する公知例としては、特開平６−２６０
９２２号公報「自己調整式インピーダンス整合ドライ
バ」に記載されている方法が知られている。
【０００３】以下、上述の従来技術について説明する。
【０００４】図６は、上述の従来技術によるディジタル
ドライバ回路の一構成例である。図６においてディジタ
ルドライバ回路１０１は、前段ドライバ１０３、出力イ
ンピーダンス部１０４、ラッチ１０５、比較器１０６、
制御ロジック部１０７、により構成され、伝送線路及び
ディジタルレシーバを含む負荷１０２に接続される。出
力インピーダンス部１０４は、Ｈレベル出力時の出力イ
ンピーダンスを決定するＰＭＯＳトランジスタ１０８〜
１１１と、ラッチからの制御信号によりＰＭＯＳトラン
ジスタ１０９〜１１１を各々ＯＮまたはＯＦＦさせるス
イッチとして動作するＰＭＯＳトランジスタ１１６〜１
１８の並列接続によるトランジスタアレイで構成され、
ラッチからの制御信号によりＨレベル出力時の出力イン
ピーダンスを所定範囲内のインピーダンス（概ね２０Ω
〜１００Ω）に設定することが可能である。また、出力
インピーダンス部１０４は、Ｌレベル出力時の出力イン
ピーダンスを決定するＮＭＯＳトランジスタ１１２〜１
１５と、ラッチからの制御信号によりＮＭＯＳトランジ
スタ１１３〜１１５を各々ＯＮまたはＯＦＦさせるスイ
ッチとして動作するＮＭＯＳトランジスタ１１９〜１２
１の並列接続によるトランジスタアレイで構成され、ラ
ッチからの制御信号によりＬレベル出力時の出力インピ
ーダンスを所定範囲内のインピーダンス（概ね２０Ω〜
１００Ω）に設定することが可能である。
ドライバ回路の一構成例である。図６においてディジタ
ルドライバ回路１０１は、前段ドライバ１０３、出力イ
ンピーダンス部１０４、ラッチ１０５、比較器１０６、
制御ロジック部１０７、により構成され、伝送線路及び
ディジタルレシーバを含む負荷１０２に接続される。出
力インピーダンス部１０４は、Ｈレベル出力時の出力イ
ンピーダンスを決定するＰＭＯＳトランジスタ１０８〜
１１１と、ラッチからの制御信号によりＰＭＯＳトラン
ジスタ１０９〜１１１を各々ＯＮまたはＯＦＦさせるス
イッチとして動作するＰＭＯＳトランジスタ１１６〜１
１８の並列接続によるトランジスタアレイで構成され、
ラッチからの制御信号によりＨレベル出力時の出力イン
ピーダンスを所定範囲内のインピーダンス（概ね２０Ω
〜１００Ω）に設定することが可能である。また、出力
インピーダンス部１０４は、Ｌレベル出力時の出力イン
ピーダンスを決定するＮＭＯＳトランジスタ１１２〜１
１５と、ラッチからの制御信号によりＮＭＯＳトランジ
スタ１１３〜１１５を各々ＯＮまたはＯＦＦさせるスイ
ッチとして動作するＮＭＯＳトランジスタ１１９〜１２
１の並列接続によるトランジスタアレイで構成され、ラ
ッチからの制御信号によりＬレベル出力時の出力インピ
ーダンスを所定範囲内のインピーダンス（概ね２０Ω〜
１００Ω）に設定することが可能である。
【０００５】図６の従来技術では、出力インピーダンス
部１０４の出力電圧と電源電圧ＶＤＤの１／２にあたる
基準電圧とを比較器１０６にて比較し、その結果をラッ
チ１０５にて保持するように制御ロジック部１０７にて
制御するが、ここで出力インピーダンス部１０４の出力
がＬレベルからＨレベル、またはＨレベルからＬレベル
へ切り替わる波形遷移状態での出力電圧をＶｏｕｔとし
た場合、Ｖｏｕｔが
部１０４の出力電圧と電源電圧ＶＤＤの１／２にあたる
基準電圧とを比較器１０６にて比較し、その結果をラッ
チ１０５にて保持するように制御ロジック部１０７にて
制御するが、ここで出力インピーダンス部１０４の出力
がＬレベルからＨレベル、またはＨレベルからＬレベル
へ切り替わる波形遷移状態での出力電圧をＶｏｕｔとし
た場合、Ｖｏｕｔが
【０００６】
【数１】
【０００７】を満足するように出力インピーダンス部１
０４の出力インピーダンスを制御することによって、未
知である負荷１０２のインピーダンスＺｏと出力インピ
ーダンス制御部１０４の出力インピーダンスＲｏを
０４の出力インピーダンスを制御することによって、未
知である負荷１０２のインピーダンスＺｏと出力インピ
ーダンス制御部１０４の出力インピーダンスＲｏを
【０００８】
【数２】
【０００９】とすることができ、ディジタルドライバ１
０１の出力端にて負荷１０２と整合することができる。
このため、負荷１０２内で反射した信号波形はディジタ
ルドライバ１０１の出力端にて終端されるので、負荷１
０２内で生じる信号波形の反射による波形歪みを低減す
ることが可能となる。
０１の出力端にて負荷１０２と整合することができる。
このため、負荷１０２内で反射した信号波形はディジタ
ルドライバ１０１の出力端にて終端されるので、負荷１
０２内で生じる信号波形の反射による波形歪みを低減す
ることが可能となる。
【００１０】
【発明が解決しようとする課題】ところが、図６の従来
技術によるディジタルドライバ回路では、図７に示すよ
うに伝送線路２０４〜２０６を介して複数のディジタル
レシーバ回路２０１〜２０３に接続しようとした場合、
ディジタルドライバ回路１０１から最も遠いディジタル
レシーバ２０３の入力信号波形は波形歪みが少ないが、
ディジタルドライバ回路１０１に最も近いディジタルレ
シーバ回路２０１の入力信号波形はＬレベルからＨレベ
ルまたはＨレベルからＬレベルへ切り替わる波形遷移状
態において、単調な電圧上昇または降下が得られずに、
電圧ＶＤＤ／２の部分に棚ができてしまうケースが多い
という問題がある。
技術によるディジタルドライバ回路では、図７に示すよ
うに伝送線路２０４〜２０６を介して複数のディジタル
レシーバ回路２０１〜２０３に接続しようとした場合、
ディジタルドライバ回路１０１から最も遠いディジタル
レシーバ２０３の入力信号波形は波形歪みが少ないが、
ディジタルドライバ回路１０１に最も近いディジタルレ
シーバ回路２０１の入力信号波形はＬレベルからＨレベ
ルまたはＨレベルからＬレベルへ切り替わる波形遷移状
態において、単調な電圧上昇または降下が得られずに、
電圧ＶＤＤ／２の部分に棚ができてしまうケースが多い
という問題がある。
【００１１】図８に、ディジタルレシーバ回路２０１入
力端、及び、２０３入力端の典型的な信号波形を示す。
ディジタルレシーバ回路２０１入力端の信号波形の電圧
ＶＤＤ／２の部分に棚ができてしまう原因は、上述のよ
うにディジタルドライバ回路１０１の出力の波形遷移状
態の電圧Ｖｏｕｔと基準電圧ＶＤＤ／２を比較して、数
１を満足するように出力インピーダンス制御部１０４の
出力インピーダンスを制御していることからも明白であ
る。通常このような回路方式の場合、ディジタルレシー
バの入力インピーダンスはハイインピーダンスであるた
め、反射によって、進入波と反射波に伝送線路長分の遅
延時間が生じる。従って、進入波と反射波に遅延が生じ
るディジタルレシーバ回路２０１入力端では棚が発生す
るが、その遅延が生じないディジタルレシーバ回路２０
３入力端では棚が発生しない。この棚の時間は反射波が
反射して戻ってくるまでの時間であることは言うまでも
ない。標準的なガラスエポキシ基板の配線の単位長さ当
たりの遅延時間は５〜９ｐｓ／ｍｍであるため、配線長
が５０ｍｍであれば、棚が生じる時間はおよそ５００〜
９００ｐｓとなる。
力端、及び、２０３入力端の典型的な信号波形を示す。
ディジタルレシーバ回路２０１入力端の信号波形の電圧
ＶＤＤ／２の部分に棚ができてしまう原因は、上述のよ
うにディジタルドライバ回路１０１の出力の波形遷移状
態の電圧Ｖｏｕｔと基準電圧ＶＤＤ／２を比較して、数
１を満足するように出力インピーダンス制御部１０４の
出力インピーダンスを制御していることからも明白であ
る。通常このような回路方式の場合、ディジタルレシー
バの入力インピーダンスはハイインピーダンスであるた
め、反射によって、進入波と反射波に伝送線路長分の遅
延時間が生じる。従って、進入波と反射波に遅延が生じ
るディジタルレシーバ回路２０１入力端では棚が発生す
るが、その遅延が生じないディジタルレシーバ回路２０
３入力端では棚が発生しない。この棚の時間は反射波が
反射して戻ってくるまでの時間であることは言うまでも
ない。標準的なガラスエポキシ基板の配線の単位長さ当
たりの遅延時間は５〜９ｐｓ／ｍｍであるため、配線長
が５０ｍｍであれば、棚が生じる時間はおよそ５００〜
９００ｐｓとなる。
【００１２】通常のディジタルインタフェースでは電源
電圧ＶＤＤの１／２であるＶＤＤ／２を介してＨレベル
のスレシュホールド電圧Ｖｔｈ＋、Ｌレベルのスレシュ
ホールド電圧Ｖｔｈ−が規定されることが多いため、上
述のように信号波形のＶＤＤ／２の部分に棚ができる
と、例えば、カウンタのクロック信号ではカウントの誤
動作を招いてしまうため適用できないし、またフリップ
フロップのデータ線ではＶＤＤ／２の棚の部分で論理を
識別することはできないため、ＨレベルまたはＬレベル
が確定するためにさらに遅延時間を見込まねばならず、
結果的に高速アクセスができなくなってしまう。このよ
うに、ディジタルインタフェースのスレシュホールドレ
ベル近辺（Ｖｔｈ−〜Ｖｔｈ＋の間）に信号波形の棚が
生じた場合、論理識別を誤ることがある。
電圧ＶＤＤの１／２であるＶＤＤ／２を介してＨレベル
のスレシュホールド電圧Ｖｔｈ＋、Ｌレベルのスレシュ
ホールド電圧Ｖｔｈ−が規定されることが多いため、上
述のように信号波形のＶＤＤ／２の部分に棚ができる
と、例えば、カウンタのクロック信号ではカウントの誤
動作を招いてしまうため適用できないし、またフリップ
フロップのデータ線ではＶＤＤ／２の棚の部分で論理を
識別することはできないため、ＨレベルまたはＬレベル
が確定するためにさらに遅延時間を見込まねばならず、
結果的に高速アクセスができなくなってしまう。このよ
うに、ディジタルインタフェースのスレシュホールドレ
ベル近辺（Ｖｔｈ−〜Ｖｔｈ＋の間）に信号波形の棚が
生じた場合、論理識別を誤ることがある。
【００１３】本発明は、以上のような問題点を解決する
ためになされたもので、所定範囲内の未知インピーダン
スを有し、且つ、複数のディジタルレシーバ回路が接続
された送受信装置間、及び、装置内インタフェース回路
において、信号波形遷移状態の立ち上がり、及び、立ち
下がりのスレシュホールドレベル近辺でも、確実に単調
な電圧上昇または降下が得られて高速アクセスでき、且
つ、反射による波形歪みを低減することができるよう
に、ディジタルドライバ回路の出力インピーダンスを自
己調節することが可能な回路を提供することにある。
ためになされたもので、所定範囲内の未知インピーダン
スを有し、且つ、複数のディジタルレシーバ回路が接続
された送受信装置間、及び、装置内インタフェース回路
において、信号波形遷移状態の立ち上がり、及び、立ち
下がりのスレシュホールドレベル近辺でも、確実に単調
な電圧上昇または降下が得られて高速アクセスでき、且
つ、反射による波形歪みを低減することができるよう
に、ディジタルドライバ回路の出力インピーダンスを自
己調節することが可能な回路を提供することにある。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、ディジタル伝送のインタフェース部で前段ドライバ
と出力インピーダンス部と出力インピーダンス制御部と
を有し、上記出力インピーダンス部と上記出力インピー
ダンス制御部との両方に、あるいは、どちらか片方に、
上記前段ドライバ出力信号を入力するドライバ回路であ
って、上記前段ドライバ出力信号と上記出力インピーダ
ンス部出力の出力信号と第１の基準電圧と第２の基準電
圧とを入力し制御信号を上記出力インピーダンス部に出
力する出力インピーダンス制御部と、上記前段ドライバ
出力信号と上記制御信号とを基に出力インピーダンスを
設定する出力インピーダンス部とを有することを特徴と
する。
に、ディジタル伝送のインタフェース部で前段ドライバ
と出力インピーダンス部と出力インピーダンス制御部と
を有し、上記出力インピーダンス部と上記出力インピー
ダンス制御部との両方に、あるいは、どちらか片方に、
上記前段ドライバ出力信号を入力するドライバ回路であ
って、上記前段ドライバ出力信号と上記出力インピーダ
ンス部出力の出力信号と第１の基準電圧と第２の基準電
圧とを入力し制御信号を上記出力インピーダンス部に出
力する出力インピーダンス制御部と、上記前段ドライバ
出力信号と上記制御信号とを基に出力インピーダンスを
設定する出力インピーダンス部とを有することを特徴と
する。
【００１５】さらに、前記出力インピーダンス制御部が
Ｈレベルを監視する第１の比較器とＬレベルを監視する
第２の比較器とデコーダ部とで構成され、上記第１の比
較器入力には前記出力信号とＨレベル閾値電圧相当の前
記第１の基準電圧を入力し、比較結果を上記デコーダ部
に出力し、上記第２の比較器入力には上記出力信号とＬ
レベル閾値電圧相当の前記第２の基準電圧を入力し、比
較結果を上記デコーダ部に出力し、上記デコーダ部は上
記第１の比較器での結果と上記第２の比較器での結果と
前記前段ドライバ出力信号とを入力し前記制御信号を前
記出力インピーダンス部に出力することを特徴とする。
Ｈレベルを監視する第１の比較器とＬレベルを監視する
第２の比較器とデコーダ部とで構成され、上記第１の比
較器入力には前記出力信号とＨレベル閾値電圧相当の前
記第１の基準電圧を入力し、比較結果を上記デコーダ部
に出力し、上記第２の比較器入力には上記出力信号とＬ
レベル閾値電圧相当の前記第２の基準電圧を入力し、比
較結果を上記デコーダ部に出力し、上記デコーダ部は上
記第１の比較器での結果と上記第２の比較器での結果と
前記前段ドライバ出力信号とを入力し前記制御信号を前
記出力インピーダンス部に出力することを特徴とする。
【００１６】また、前記出力インピーダンス出力部が、
上記出力インピーダンス部内の出力信号線を中心に電源
側に１個のＰＭＯＳトランジスタとグランド側に１個の
ＮＭＯＳトランジスタを直列に接続し、また、上記出力
信号線を中心に上記電源側に２個のＰＭＯＳトランジス
タと上記グランド側に２個のＮＭＯＳトランジスタを直
列に接続し、さらに、該２個のＰＭＯＳトランジスタと
該２個のＮＭＯＳトランジスタ列を並列に１列以上接続
した構成とし、前記前段ドライバ出力を、上記１個のＰ
ＭＯＳトランジスタと上記１個のＮＭＯＳトランジスタ
の双方のゲートに接続し、上記前段ドライバ出力を、上
記２個のＰＭＯＳトランジスタと上記２個のＮＭＯＳト
ランジスタ列の上記２個のＰＭＯＳトランジスタのゲー
トの一端と上記２個のＮＭＯＳトランジスタのゲートの
一端に接続し、一方、前記制御信号を、上記２個のＰＭ
ＯＳトランジスタと上記２個のＮＭＯＳトランジスタ列
の上記２個のＰＭＯＳトランジスタのゲートの他端と上
記２個のＮＭＯＳトランジスタのゲートの他端に接続し
たことを特徴とする。
上記出力インピーダンス部内の出力信号線を中心に電源
側に１個のＰＭＯＳトランジスタとグランド側に１個の
ＮＭＯＳトランジスタを直列に接続し、また、上記出力
信号線を中心に上記電源側に２個のＰＭＯＳトランジス
タと上記グランド側に２個のＮＭＯＳトランジスタを直
列に接続し、さらに、該２個のＰＭＯＳトランジスタと
該２個のＮＭＯＳトランジスタ列を並列に１列以上接続
した構成とし、前記前段ドライバ出力を、上記１個のＰ
ＭＯＳトランジスタと上記１個のＮＭＯＳトランジスタ
の双方のゲートに接続し、上記前段ドライバ出力を、上
記２個のＰＭＯＳトランジスタと上記２個のＮＭＯＳト
ランジスタ列の上記２個のＰＭＯＳトランジスタのゲー
トの一端と上記２個のＮＭＯＳトランジスタのゲートの
一端に接続し、一方、前記制御信号を、上記２個のＰＭ
ＯＳトランジスタと上記２個のＮＭＯＳトランジスタ列
の上記２個のＰＭＯＳトランジスタのゲートの他端と上
記２個のＮＭＯＳトランジスタのゲートの他端に接続し
たことを特徴とする。
【００１７】また、前記出力インピーダンス部が、上記
出力インピーダンス部内の出力信号線を中心に電源側に
ＰＭＯＳトランジスタとグランド側にＮＭＯＳトランジ
スタを直列に接続し、さらに、上記ＰＭＯＳトランジス
タと上記ＮＭＯＳトランジスタ列を並列に１列以上接続
した構成とし、前記制御信号を、上記ＰＭＯＳトランジ
スタと上記ＮＭＯＳトランジスタ列のゲートのに接続し
たことを特徴とする。
出力インピーダンス部内の出力信号線を中心に電源側に
ＰＭＯＳトランジスタとグランド側にＮＭＯＳトランジ
スタを直列に接続し、さらに、上記ＰＭＯＳトランジス
タと上記ＮＭＯＳトランジスタ列を並列に１列以上接続
した構成とし、前記制御信号を、上記ＰＭＯＳトランジ
スタと上記ＮＭＯＳトランジスタ列のゲートのに接続し
たことを特徴とする。
【００１８】また、前記出力インピーダンス部が、電源
側に第１のＰＭＯＳトランジスタとグランド側に第１の
ＮＭＯＳトランジスタを直列に接続し、前記前段ドライ
バ出力を上記第１のＰＭＯＳトランジスタと上記第１の
ＮＭＯＳトランジスタのゲートに接続し、上記第１のＰ
ＭＯＳトランジスタと上記第１のＮＭＯＳトランジスタ
の接続点と前記出力信号を出力する出力点との間に、抵
抗と第２のＰＭＯＳトランジスタと第２のＮＭＯＳトラ
ンジスタとを並列に配置し、上記制御信号を上記第２の
ＰＭＯＳトランジスタのゲートと上記第２のＮＭＯＳト
ランジスタとのゲートに接続したことを特徴とする。
側に第１のＰＭＯＳトランジスタとグランド側に第１の
ＮＭＯＳトランジスタを直列に接続し、前記前段ドライ
バ出力を上記第１のＰＭＯＳトランジスタと上記第１の
ＮＭＯＳトランジスタのゲートに接続し、上記第１のＰ
ＭＯＳトランジスタと上記第１のＮＭＯＳトランジスタ
の接続点と前記出力信号を出力する出力点との間に、抵
抗と第２のＰＭＯＳトランジスタと第２のＮＭＯＳトラ
ンジスタとを並列に配置し、上記制御信号を上記第２の
ＰＭＯＳトランジスタのゲートと上記第２のＮＭＯＳト
ランジスタとのゲートに接続したことを特徴とする。
【００１９】
【発明の実施の形態】以下、本発明を図面を参照して説
明する。図１は、本発明におけるディジタルドライバ回
路のブロック図である。図１における本発明のディジタ
ルドライバ回路１０１は、２種類の基準電圧Ｖｒｅｆ＋
及びＶｒｅｆ−が設定可能な出力インピーダンス制御部
４０２、出力インピーダンス制御部４０２からの制御信
号により所定範囲内の負荷インピーダンス（概ね２０Ω
〜１００Ω）またはハイインピーダンス状態に設定する
ことが可能な出力インピーダンス部４０１、及び前段ド
ライバ１０３により構成されることを特徴とする。図１
のディジタルドライバ回路によれば、所定範囲内の未知
インピーダンスを有し、且つ、複数のディジタルレシー
バ回路が接続された送受信装置間、及び、装置内インタ
フェース回路において、ディジタルインタフェースのＨ
レベル及びＬレベルスレシュホールド電圧近辺の間では
波形遷移状態においても、確実に単調な電圧上昇または
降下が得られ、且つ、反射による波形歪みを低減するこ
とができるように、ディジタルドライバ回路の出力イン
ピーダンスを自己調節することが可能である。
明する。図１は、本発明におけるディジタルドライバ回
路のブロック図である。図１における本発明のディジタ
ルドライバ回路１０１は、２種類の基準電圧Ｖｒｅｆ＋
及びＶｒｅｆ−が設定可能な出力インピーダンス制御部
４０２、出力インピーダンス制御部４０２からの制御信
号により所定範囲内の負荷インピーダンス（概ね２０Ω
〜１００Ω）またはハイインピーダンス状態に設定する
ことが可能な出力インピーダンス部４０１、及び前段ド
ライバ１０３により構成されることを特徴とする。図１
のディジタルドライバ回路によれば、所定範囲内の未知
インピーダンスを有し、且つ、複数のディジタルレシー
バ回路が接続された送受信装置間、及び、装置内インタ
フェース回路において、ディジタルインタフェースのＨ
レベル及びＬレベルスレシュホールド電圧近辺の間では
波形遷移状態においても、確実に単調な電圧上昇または
降下が得られ、且つ、反射による波形歪みを低減するこ
とができるように、ディジタルドライバ回路の出力イン
ピーダンスを自己調節することが可能である。
【００２０】以下、その理由を説明する。信号がＬレベ
ルからＨレベルに切り替わる場合、出力インピーダンス
制御部４０２では基準電圧Ｖｒｅｆ＋と出力インピーダ
ンス部４０１の出力とを比較し、出力インピーダンス部
４０１の出力電圧が基準電圧Ｖｒｅｆ＋より小さい場合
には、出力インピーダンス部４０１の出力電圧がＶ
ｒｅｆ＋より高くなるように出力インピーダンス部４０
１のＨレベル出力の出力インピーダンスを低く制御す
る。ここで、Ｖｒｅｆ＋は使用しているディジタルイン
タフェースのＨレベルスレシュホールドＶｔｈ＋に等し
く設定するか、またはシステムの他の雑音要因を考慮し
てシステム仕様に応じてＶｔｈ＋より高く設定するもの
とする。このとき出力インピーダンス部４０１の出力イ
ンピーダンスＲｏは、
ルからＨレベルに切り替わる場合、出力インピーダンス
制御部４０２では基準電圧Ｖｒｅｆ＋と出力インピーダ
ンス部４０１の出力とを比較し、出力インピーダンス部
４０１の出力電圧が基準電圧Ｖｒｅｆ＋より小さい場合
には、出力インピーダンス部４０１の出力電圧がＶ
ｒｅｆ＋より高くなるように出力インピーダンス部４０
１のＨレベル出力の出力インピーダンスを低く制御す
る。ここで、Ｖｒｅｆ＋は使用しているディジタルイン
タフェースのＨレベルスレシュホールドＶｔｈ＋に等し
く設定するか、またはシステムの他の雑音要因を考慮し
てシステム仕様に応じてＶｔｈ＋より高く設定するもの
とする。このとき出力インピーダンス部４０１の出力イ
ンピーダンスＲｏは、
【００２１】
【数３】
【００２２】を満足するように制御することによって、
波形遷移状態において、スレシュホールドレベル近辺
で、確実に単調な電圧上昇を得ることが可能である。
波形遷移状態において、スレシュホールドレベル近辺
で、確実に単調な電圧上昇を得ることが可能である。
【００２３】さらに、出力インピーダンス部４０１の出
力電圧が基準電圧Ｖｒｅｆ＋より高くなると、出力イン
ピーダンス制御部４０２は出力インピーダンス部４０１
の出力インピーダンスを高くするように負帰還制御する
ことによって、負荷１０２を駆動している間、出力イン
ピーダンス部４０１の出力をＶｒｅｆ＋と等しい電圧に
制御することができる。
力電圧が基準電圧Ｖｒｅｆ＋より高くなると、出力イン
ピーダンス制御部４０２は出力インピーダンス部４０１
の出力インピーダンスを高くするように負帰還制御する
ことによって、負荷１０２を駆動している間、出力イン
ピーダンス部４０１の出力をＶｒｅｆ＋と等しい電圧に
制御することができる。
【００２４】そして、ディジタルドライバ回路１０１よ
り最も遠いディジタルレシーバにて全反射して戻ってく
る反射波形がディジタルドライバ回路１０１の出力に到
達すると、ディジタルドライバ回路１０１の出力では概
ね２・Ｖｒｅｆ＋程度の電圧となるため、出力インピー
ダンス制御部４０２で、容易に検出でき、ここで出力イ
ンピーダンス制御部４０２は出力インピーダンス部４０
１のＨレベル出力の出力インピーダンスをさらに高くも
しくはハイインピーダンス状態に制御する。このとき、
出力インピーダンス部４０１の出力は高いインピーダン
ス状態となるため、負荷に生じる電圧は出力インピーダ
ンス部４０１の出力インピーダンスと負荷容量の時定数
により規定のＨレベル（ＶＤＤ）まで遷移し、反射によ
る波形歪みは生じない。
り最も遠いディジタルレシーバにて全反射して戻ってく
る反射波形がディジタルドライバ回路１０１の出力に到
達すると、ディジタルドライバ回路１０１の出力では概
ね２・Ｖｒｅｆ＋程度の電圧となるため、出力インピー
ダンス制御部４０２で、容易に検出でき、ここで出力イ
ンピーダンス制御部４０２は出力インピーダンス部４０
１のＨレベル出力の出力インピーダンスをさらに高くも
しくはハイインピーダンス状態に制御する。このとき、
出力インピーダンス部４０１の出力は高いインピーダン
ス状態となるため、負荷に生じる電圧は出力インピーダ
ンス部４０１の出力インピーダンスと負荷容量の時定数
により規定のＨレベル（ＶＤＤ）まで遷移し、反射によ
る波形歪みは生じない。
【００２５】同様に、信号がＨレベルからＬレベルに切
り替わる場合についても、出力インピーダンス制御部４
０２では基準電圧Ｖｒｅｆ−と出力インピーダンス部４
０１の出力とを比較し、出力インピーダンス部４０１の
出力電圧が基準電圧Ｖｒｅｆ−より大きい場合には、出
力インピーダンス部４０１の出力電圧がＶｒｅｆ−より
低くなるように出力インピーダンス部４０１のＬレベル
出力の出力インピーダンスを低く制御する。ここで、Ｖ
ｒｅｆ−は使用しているディジタルインタフェースのＬ
レベルスレシュホールド電圧Ｖｔｈ−に等しく設定する
か、またはシステムの他の雑音要因を考慮してシステム
仕様に応じてＶｔｈ−より高く設定するものとする。こ
のとき出力インピーダンス部４０１の出力インピーダン
スＲｏは、
り替わる場合についても、出力インピーダンス制御部４
０２では基準電圧Ｖｒｅｆ−と出力インピーダンス部４
０１の出力とを比較し、出力インピーダンス部４０１の
出力電圧が基準電圧Ｖｒｅｆ−より大きい場合には、出
力インピーダンス部４０１の出力電圧がＶｒｅｆ−より
低くなるように出力インピーダンス部４０１のＬレベル
出力の出力インピーダンスを低く制御する。ここで、Ｖ
ｒｅｆ−は使用しているディジタルインタフェースのＬ
レベルスレシュホールド電圧Ｖｔｈ−に等しく設定する
か、またはシステムの他の雑音要因を考慮してシステム
仕様に応じてＶｔｈ−より高く設定するものとする。こ
のとき出力インピーダンス部４０１の出力インピーダン
スＲｏは、
【００２６】
【数４】
【００２７】を満足するように制御することによって、
波形遷移状態において、スレシュホールドレベル近辺
で、確実に単調な電圧下降を得ることが可能である。
波形遷移状態において、スレシュホールドレベル近辺
で、確実に単調な電圧下降を得ることが可能である。
【００２８】さらに、出力インピーダンス部４０１の出
力電圧が基準電圧Ｖｒｅｆ−より高くなると、出力イン
ピーダンス制御部４０２は出力インピーダンス部４０１
の出力インピーダンスを高くするように負帰還制御する
ことによって、負荷１０２を駆動している間、出力イン
ピーダンス部４０１の出力をＶｒｅｆ−と等しい電圧に
制御することができる。
力電圧が基準電圧Ｖｒｅｆ−より高くなると、出力イン
ピーダンス制御部４０２は出力インピーダンス部４０１
の出力インピーダンスを高くするように負帰還制御する
ことによって、負荷１０２を駆動している間、出力イン
ピーダンス部４０１の出力をＶｒｅｆ−と等しい電圧に
制御することができる。
【００２９】そして、ディジタルドライバ回路１０１よ
り最も遠いディジタルレシーバにて全反射してして戻っ
てくる反射波形がディジタルドライバ回路１０１の出力
に到達すると、ディジタルドライバ回路１０１の出力で
は概ね ＶＤＤ−２・Ｖｒｅｆ−程度の電圧となるた
め、出力インピーダンス制御部４０２で、容易に検出で
き、ここで出力インピーダンス制御部４０２は出力イン
ピーダンス部４０１のＬレベル出力の出力インピーダン
スをさらに高くもしくはハイインピーダンス状態に制御
する。このとき、出力インピーダンス部４０１の出力は
高いインピーダンス状態となるため、負荷に生じる電圧
は出力インピーダンス部４０１の出力インピーダンスと
負荷容量の時定数により規定のＬレベル（ＧＮＤ）まで
遷移し、反射による波形歪みは生じない。
り最も遠いディジタルレシーバにて全反射してして戻っ
てくる反射波形がディジタルドライバ回路１０１の出力
に到達すると、ディジタルドライバ回路１０１の出力で
は概ね ＶＤＤ−２・Ｖｒｅｆ−程度の電圧となるた
め、出力インピーダンス制御部４０２で、容易に検出で
き、ここで出力インピーダンス制御部４０２は出力イン
ピーダンス部４０１のＬレベル出力の出力インピーダン
スをさらに高くもしくはハイインピーダンス状態に制御
する。このとき、出力インピーダンス部４０１の出力は
高いインピーダンス状態となるため、負荷に生じる電圧
は出力インピーダンス部４０１の出力インピーダンスと
負荷容量の時定数により規定のＬレベル（ＧＮＤ）まで
遷移し、反射による波形歪みは生じない。
【００３０】以上の動作により、本発明によるディジタ
ルドライバ回路の出力インピーダンス制御部４０１の出
力端での信号波形は図２（ａ）に示す様に、棚部分がス
レシュホールドレベル近辺から外れた信号波形が得られ
ることが分かる。なお、通常のディジタルインタフェー
スのディジタルドライバまたはディジタルレシーバでは
電源ＶＤＤまたはグランドＧＮＤにクランプダイオード
が付与されている場合が多く、その場合には図２（ｂ）
のようにそれらのクランプダイオードにより信号波形が
クリップされることもある。
ルドライバ回路の出力インピーダンス制御部４０１の出
力端での信号波形は図２（ａ）に示す様に、棚部分がス
レシュホールドレベル近辺から外れた信号波形が得られ
ることが分かる。なお、通常のディジタルインタフェー
スのディジタルドライバまたはディジタルレシーバでは
電源ＶＤＤまたはグランドＧＮＤにクランプダイオード
が付与されている場合が多く、その場合には図２（ｂ）
のようにそれらのクランプダイオードにより信号波形が
クリップされることもある。
【００３１】以上の説明により、本発明によるディジタ
ルドライバ回路によれば、所定範囲内の未知インピーダ
ンスを有した伝送線路を駆動する際に、ディジタルイン
タフェースのＨレベル及びＬレベルスレシュホールド電
圧近辺の間では波形遷移状態においても確実に単調な電
圧上昇または降下が得られ高速アクセスでき、且つ、反
射による波形歪みを低減するように、ディジタルドライ
バ回路の出力インピーダンスを自己調節することができ
る。
ルドライバ回路によれば、所定範囲内の未知インピーダ
ンスを有した伝送線路を駆動する際に、ディジタルイン
タフェースのＨレベル及びＬレベルスレシュホールド電
圧近辺の間では波形遷移状態においても確実に単調な電
圧上昇または降下が得られ高速アクセスでき、且つ、反
射による波形歪みを低減するように、ディジタルドライ
バ回路の出力インピーダンスを自己調節することができ
る。
【００３２】図３は、本発明におけるディジタルドライ
バ回路の一実施例である。図３による本発明のディジタ
ルドライバ回路の出力インピーダンス制御部４０２は、
基準電圧Ｖｒｅｆ＋と出力インピーダンス部４０１の出
力とを入力とし、その差分を検出する比較器６０１と、
基準電圧Ｖｒｅｆ−と出力インピーダンス部４０１の出
力とを入力とし、その差分を検出する比較器６０２と、
比較器６０１の出力より出力インピーダンス部４０１の
Ｈレベル出力の出力インピーダンスを制御するための信
号を生成するデコーダ６０４と、比較器６０２の出力よ
り出力インピーダンス部４０１のＬレベル出力の出力イ
ンピーダンスを制御するための信号を生成するデコーダ
６０３とで構成される。また、出力インピーダンス部４
０１は、特開平６−２６０９２２号公報「自己調整式イ
ンピーダンス整合ドライバ」に記載されている出力イン
ピーダンス制御回路部と全く同様である。
バ回路の一実施例である。図３による本発明のディジタ
ルドライバ回路の出力インピーダンス制御部４０２は、
基準電圧Ｖｒｅｆ＋と出力インピーダンス部４０１の出
力とを入力とし、その差分を検出する比較器６０１と、
基準電圧Ｖｒｅｆ−と出力インピーダンス部４０１の出
力とを入力とし、その差分を検出する比較器６０２と、
比較器６０１の出力より出力インピーダンス部４０１の
Ｈレベル出力の出力インピーダンスを制御するための信
号を生成するデコーダ６０４と、比較器６０２の出力よ
り出力インピーダンス部４０１のＬレベル出力の出力イ
ンピーダンスを制御するための信号を生成するデコーダ
６０３とで構成される。また、出力インピーダンス部４
０１は、特開平６−２６０９２２号公報「自己調整式イ
ンピーダンス整合ドライバ」に記載されている出力イン
ピーダンス制御回路部と全く同様である。
【００３３】図３の実施例では、Ｈレベル出力時には比
較器６０１が出力インピーダンス部４０１の出力と基準
電圧Ｖｒｅｆ＋を比較して差分を検出し、デコーダ６０
４では出力インピーダンス部４０１の出力がＶｒｅｆ＋
より小さい場合には、出力インピーダンス部４０１のＨ
レベル出力の出力インピーダンスが小さくなるように制
御信号を出力し、また、出力インピーダンス部４０１の
出力がＶｒｅｆ＋より大きい場合には、出力インピーダ
ンス部４０１のＨレベル出力の出力インピーダンスが大
きくなるように制御信号を出力し、出力インピーダンス
部４０１の出力が概ねＶＤＤ以上になると出力インピー
ダンス部４０１のＨレベル出力の出力インピーダンス
を、さらに大きく、または、ハイインピーダンスになる
ように制御信号を出力することにより、上述の動作を実
現することができる。同様にＬレベル出力時には、比較
器６０２が出力インピーダンス部４０１の出力と基準電
圧Ｖｒｅｆ−を比較して差分を検出し、デコーダ６０３
では出力インピーダンス部４０１の出力がＶｒｅｆ−よ
り大きい場合には、出力インピーダンス部４０１のＬレ
ベル出力の出力インピーダンスが小さくなるように制御
信号を出力し、また、出力インピーダンス部４０１の出
力がＶｒｅｆ−より小さい場合には、出力インピーダン
ス部４０１のＬレベル出力の出力インピーダンスが大き
くなるように制御信号を出力し、出力インピーダンス部
４０１の出力が概ねＧＮＤ以下になると出力インピーダ
ンス部４０１のＬレベル出力の出力インピーダンスを、
さらに大きく、または、ハイインピーダンスになるよう
に制御信号を出力することにより、上述の動作を実現す
ることができる。
較器６０１が出力インピーダンス部４０１の出力と基準
電圧Ｖｒｅｆ＋を比較して差分を検出し、デコーダ６０
４では出力インピーダンス部４０１の出力がＶｒｅｆ＋
より小さい場合には、出力インピーダンス部４０１のＨ
レベル出力の出力インピーダンスが小さくなるように制
御信号を出力し、また、出力インピーダンス部４０１の
出力がＶｒｅｆ＋より大きい場合には、出力インピーダ
ンス部４０１のＨレベル出力の出力インピーダンスが大
きくなるように制御信号を出力し、出力インピーダンス
部４０１の出力が概ねＶＤＤ以上になると出力インピー
ダンス部４０１のＨレベル出力の出力インピーダンス
を、さらに大きく、または、ハイインピーダンスになる
ように制御信号を出力することにより、上述の動作を実
現することができる。同様にＬレベル出力時には、比較
器６０２が出力インピーダンス部４０１の出力と基準電
圧Ｖｒｅｆ−を比較して差分を検出し、デコーダ６０３
では出力インピーダンス部４０１の出力がＶｒｅｆ−よ
り大きい場合には、出力インピーダンス部４０１のＬレ
ベル出力の出力インピーダンスが小さくなるように制御
信号を出力し、また、出力インピーダンス部４０１の出
力がＶｒｅｆ−より小さい場合には、出力インピーダン
ス部４０１のＬレベル出力の出力インピーダンスが大き
くなるように制御信号を出力し、出力インピーダンス部
４０１の出力が概ねＧＮＤ以下になると出力インピーダ
ンス部４０１のＬレベル出力の出力インピーダンスを、
さらに大きく、または、ハイインピーダンスになるよう
に制御信号を出力することにより、上述の動作を実現す
ることができる。
【００３４】なお、例えば出力インピーダンス部４０１
がＬレベルを出力している場合において、出力インピー
ダンス制御部４０２のＨレベル出力用の比較器６０１、
デコーダ６０４の動作については、前段ドライバ１０３
の出力により出力インピーダンス部４０１のＰＭＯＳト
ランジスタ１０８〜１１１がＯＦＦしているため考慮す
る必要はない。出力インピーダンス部４０１がＨレベル
を出力している場合における出力インピーダンス制御部
４０２のＬレベル出力用の比較器６０２、デコーダ６０
３の動作についても同様である。
がＬレベルを出力している場合において、出力インピー
ダンス制御部４０２のＨレベル出力用の比較器６０１、
デコーダ６０４の動作については、前段ドライバ１０３
の出力により出力インピーダンス部４０１のＰＭＯＳト
ランジスタ１０８〜１１１がＯＦＦしているため考慮す
る必要はない。出力インピーダンス部４０１がＨレベル
を出力している場合における出力インピーダンス制御部
４０２のＬレベル出力用の比較器６０２、デコーダ６０
３の動作についても同様である。
【００３５】図４は、本発明におけるディジタルドライ
バ回路の別の一実施例である。図４による本発明のディ
ジタルドライバ回路の出力インピーダンス制御部４０２
は、基準電圧Ｖｒｅｆ＋と出力インピーダンス部４０１
の出力とを入力としその差分を検出する比較器６０１
と、基準電圧Ｖｒｅｆ−と出力インピーダンス部４０１
の出力とを入力とし、その差分を検出する６０２と、比
較器６０１の出力と前段ドライバ１０３の出力より出力
インピーダンス部４０１のＨ出力の出力インピーダンス
を制御するための信号を生成するデコーダ７０９と、比
較器６０２の出力と前段ドライバ１０３の出力より出力
インピーダンス部４０１のＬ出力の出力インピーダンス
を制御するための信号を生成するデコーダ７１０とによ
り構成される。また、出力インピーダンス部４０１は、
出力インピーダンス制御部４０２のデコーダ７０９の出
力によりＨレベル出力のＯＮ／ＯＦＦが制御可能なＰＭ
ＯＳトランジスタ７０１〜７０４を並列したトランジス
タアレイを構成しており、ＰＭＯＳトランジスタ７０１
〜７０４を各々ＯＮ／ＯＦＦすることにより出力インピ
ーダンス部４０１のＨレベル出力の出力インピーダンス
を可変することが可能である。また、出力インピーダン
ス制御部４０２のデコーダ７１０の出力によりＬレベル
出力のＯＮ／ＯＦＦが制御可能なＮＭＯＳトランジスタ
７０５〜７０８を並列したトランジスタアレイを構成し
ており、ＮＭＯＳトランジスタ７０５〜７０８を各々Ｏ
Ｎ／ＯＦＦすることにより出力インピーダンス部４０１
のＬレベル出力の出力インピーダンスを可変することが
可能である。
バ回路の別の一実施例である。図４による本発明のディ
ジタルドライバ回路の出力インピーダンス制御部４０２
は、基準電圧Ｖｒｅｆ＋と出力インピーダンス部４０１
の出力とを入力としその差分を検出する比較器６０１
と、基準電圧Ｖｒｅｆ−と出力インピーダンス部４０１
の出力とを入力とし、その差分を検出する６０２と、比
較器６０１の出力と前段ドライバ１０３の出力より出力
インピーダンス部４０１のＨ出力の出力インピーダンス
を制御するための信号を生成するデコーダ７０９と、比
較器６０２の出力と前段ドライバ１０３の出力より出力
インピーダンス部４０１のＬ出力の出力インピーダンス
を制御するための信号を生成するデコーダ７１０とによ
り構成される。また、出力インピーダンス部４０１は、
出力インピーダンス制御部４０２のデコーダ７０９の出
力によりＨレベル出力のＯＮ／ＯＦＦが制御可能なＰＭ
ＯＳトランジスタ７０１〜７０４を並列したトランジス
タアレイを構成しており、ＰＭＯＳトランジスタ７０１
〜７０４を各々ＯＮ／ＯＦＦすることにより出力インピ
ーダンス部４０１のＨレベル出力の出力インピーダンス
を可変することが可能である。また、出力インピーダン
ス制御部４０２のデコーダ７１０の出力によりＬレベル
出力のＯＮ／ＯＦＦが制御可能なＮＭＯＳトランジスタ
７０５〜７０８を並列したトランジスタアレイを構成し
ており、ＮＭＯＳトランジスタ７０５〜７０８を各々Ｏ
Ｎ／ＯＦＦすることにより出力インピーダンス部４０１
のＬレベル出力の出力インピーダンスを可変することが
可能である。
【００３６】図４によれば、出力インピーダンス制御部
４０２のデコーダ７０９が前段ドライバ１０３の出力が
Ｈレベル出力の場合にのみ、比較器６０１の出力に応じ
て出力インピーダンス部４０１のＨレベル出力用のＰＭ
ＯＳトランジスタ７０１〜７０４の各々をＯＮ／ＯＦＦ
制御することにより、上述の図３の実施例に比して出力
インピーダンス部４０１のＰＭＯＳトランジスタの個数
を減じることができる。同様に、出力インピーダンス制
御部４０２のデコーダ７１０が前段ドライバ１０３の出
力がＬレベル出力の場合にのみ、比較器６０２の出力に
応じて出力インピーダンス部４０１のＬレベル出力用の
ＮＭＯＳトランジスタ７０５〜７０８の各々をＯＮ／Ｏ
ＦＦ制御することにより、上述の図３の実施例に比して
出力インピーダンス部４０１のＮＭＯＳトランジスタの
個数を減じることができる。
４０２のデコーダ７０９が前段ドライバ１０３の出力が
Ｈレベル出力の場合にのみ、比較器６０１の出力に応じ
て出力インピーダンス部４０１のＨレベル出力用のＰＭ
ＯＳトランジスタ７０１〜７０４の各々をＯＮ／ＯＦＦ
制御することにより、上述の図３の実施例に比して出力
インピーダンス部４０１のＰＭＯＳトランジスタの個数
を減じることができる。同様に、出力インピーダンス制
御部４０２のデコーダ７１０が前段ドライバ１０３の出
力がＬレベル出力の場合にのみ、比較器６０２の出力に
応じて出力インピーダンス部４０１のＬレベル出力用の
ＮＭＯＳトランジスタ７０５〜７０８の各々をＯＮ／Ｏ
ＦＦ制御することにより、上述の図３の実施例に比して
出力インピーダンス部４０１のＮＭＯＳトランジスタの
個数を減じることができる。
【００３７】一般的に出力インピーダンス部４０１に使
用されるＭＯＳトランジスタのトランジスタサイズは比
較的大きなものが必要となるため、図４による本発明の
ディジタルドライバ回路によればＬＳＩ内部の実装効率
を向上できる。
用されるＭＯＳトランジスタのトランジスタサイズは比
較的大きなものが必要となるため、図４による本発明の
ディジタルドライバ回路によればＬＳＩ内部の実装効率
を向上できる。
【００３８】図５は、本発明におけるディジタルドライ
バ回路の別の一実施例である。図５による本発明のディ
ジタルドライバ回路の出力インピーダンス部４０１は、
ＰＭＯＳトランジスタ８０４とＮＭＯＳトランジスタ８
０５によるＣＭＯＳプッシュプル出力と負荷１０２との
間に、抵抗８０１及びＮＭＯＳトランジスタ８０２及び
ＰＭＯＳトランジスタ８０３を並列接続し、その並列抵
抗をＮＭＯＳトランジスタ８０２及びＰＭＯＳトランジ
スタ８０３をＯＮ／ＯＦＦさせることでをＯＮ／ＯＦＦ
させることで、出力インピーダンス部４０１の出力イン
ピーダンスを制御することが可能である。 また、出力
インピーダンス制御部４０２は、基準電圧Ｖｒｅｆ＋と
出力インピーダンス部４０１の出力とを入力としその差
分を検出する比較器６０１と、基準電圧Ｖｒｅｆ−と出
力インピーダンス部４０１の出力とを入力とし、その差
分を検出する６０２と、比較器６０１及び６０２の出力
と前段ドライバ１０３の出力より出力インピーダンス部
４０１の出力インピーダンスを制御するための信号を生
成するデコーダ８０６とで構成される。図５による本発
明のディジタルドライバ回路によれば、出力インピーダ
ンス部４０１の出力インピーダンスの制御方法について
は、ＣＭＯＳプッシュプル出力と負荷１０２との間に、
抵抗８０１及びＮＭＯＳトランジスタ８０２及びＰＭＯ
Ｓトランジスタ８０３による並列抵抗によってもでき
る。なお、抵抗８０１はＭＯＳトランジスタのＯＮ抵抗
や拡散抵抗によって実現することもでき、また制御可能
なＮＭＯＳトランジスタ８０２及びＰＭＯＳトランジス
タ８０３による並列抵抗は複数であっても実現可能であ
る。
バ回路の別の一実施例である。図５による本発明のディ
ジタルドライバ回路の出力インピーダンス部４０１は、
ＰＭＯＳトランジスタ８０４とＮＭＯＳトランジスタ８
０５によるＣＭＯＳプッシュプル出力と負荷１０２との
間に、抵抗８０１及びＮＭＯＳトランジスタ８０２及び
ＰＭＯＳトランジスタ８０３を並列接続し、その並列抵
抗をＮＭＯＳトランジスタ８０２及びＰＭＯＳトランジ
スタ８０３をＯＮ／ＯＦＦさせることでをＯＮ／ＯＦＦ
させることで、出力インピーダンス部４０１の出力イン
ピーダンスを制御することが可能である。 また、出力
インピーダンス制御部４０２は、基準電圧Ｖｒｅｆ＋と
出力インピーダンス部４０１の出力とを入力としその差
分を検出する比較器６０１と、基準電圧Ｖｒｅｆ−と出
力インピーダンス部４０１の出力とを入力とし、その差
分を検出する６０２と、比較器６０１及び６０２の出力
と前段ドライバ１０３の出力より出力インピーダンス部
４０１の出力インピーダンスを制御するための信号を生
成するデコーダ８０６とで構成される。図５による本発
明のディジタルドライバ回路によれば、出力インピーダ
ンス部４０１の出力インピーダンスの制御方法について
は、ＣＭＯＳプッシュプル出力と負荷１０２との間に、
抵抗８０１及びＮＭＯＳトランジスタ８０２及びＰＭＯ
Ｓトランジスタ８０３による並列抵抗によってもでき
る。なお、抵抗８０１はＭＯＳトランジスタのＯＮ抵抗
や拡散抵抗によって実現することもでき、また制御可能
なＮＭＯＳトランジスタ８０２及びＰＭＯＳトランジス
タ８０３による並列抵抗は複数であっても実現可能であ
る。
【００３９】
【発明の効果】以上の説明により、本発明によるディジ
タルドライバ回路によれば、ディジタルドライバ回路の
出力インピーダンスを自己調節することにより、所定範
囲内の未知インピーダンスを有し、且つ、複数のディジ
タルレシーバ回路が接続された送受信装置間、及び、装
置内インタフェース回路において、ディジタルインタフ
ェースのＨレベル及びＬレベルスレシュホールド電圧近
辺では波形遷移状態が確実に単調な電圧上昇または降下
が得られ、且つ、反射による波形歪みを低減して駆動す
ることができるため、高速アクセスが可能なディジタル
インタフェースを提供することができる。
タルドライバ回路によれば、ディジタルドライバ回路の
出力インピーダンスを自己調節することにより、所定範
囲内の未知インピーダンスを有し、且つ、複数のディジ
タルレシーバ回路が接続された送受信装置間、及び、装
置内インタフェース回路において、ディジタルインタフ
ェースのＨレベル及びＬレベルスレシュホールド電圧近
辺では波形遷移状態が確実に単調な電圧上昇または降下
が得られ、且つ、反射による波形歪みを低減して駆動す
ることができるため、高速アクセスが可能なディジタル
インタフェースを提供することができる。
【図面の簡単な説明】
【図１】本発明におけるディジタルドライバ回路のブロ
ック図。
ック図。
【図２】本発明におけるディジタルドライバ回路の出力
端での信号波形。
端での信号波形。
【図３】本発明におけるディジタルドライバ回路の一実
施例。
施例。
【図４】本発明におけるディジタルドライバ回路の一実
施例。
施例。
【図５】本発明におけるディジタルドライバ回路の一実
施例。
施例。
【図６】従来技術におけるディジタルドライバ回路の一
実施例。
実施例。
【図７】複数のディジタルレシーバ回路を接続した場合
の伝送形態。
の伝送形態。
【図８】従来技術におけるディジタルドライバ回路の出
力端での信号波形。
力端での信号波形。
１０１…ディジタルドライバ回路、１０２…負荷、１０
３…前段ドライバ、 １０４，４０１…出力インピーダ
ンス部、１０５…ラッチ、１０６，６０１，６０２…比
較器、１０７…制御ロジック部、１０８〜１１１，１１
６〜１１８，７０１〜７０４，８０３，８０４…ＰＭＯ
Ｓトランジスタ、１１２〜１１５，１１９〜１２１，７
０５〜７０８，８０２、８０５…ＮＭＯＳトランジス
タ、 ２０１〜２０３…ディジタルレシーバ回路、２
０４〜２０６…伝送線路、４０２…出力インピーダンス
制御部、６０３，６０４，７０９，７１０…デコーダ、
６０５，７１１，８０６…デコーダ部、８０１…抵抗。
３…前段ドライバ、 １０４，４０１…出力インピーダ
ンス部、１０５…ラッチ、１０６，６０１，６０２…比
較器、１０７…制御ロジック部、１０８〜１１１，１１
６〜１１８，７０１〜７０４，８０３，８０４…ＰＭＯ
Ｓトランジスタ、１１２〜１１５，１１９〜１２１，７
０５〜７０８，８０２、８０５…ＮＭＯＳトランジス
タ、 ２０１〜２０３…ディジタルレシーバ回路、２
０４〜２０６…伝送線路、４０２…出力インピーダンス
制御部、６０３，６０４，７０９，７１０…デコーダ、
６０５，７１１，８０６…デコーダ部、８０１…抵抗。
Claims (5)
- 【請求項１】ディジタル伝送のインタフェース部で前段
ドライバと出力インピーダンス部と出力インピーダンス
制御部とを有し、 上記出力インピーダンス部と上記出力インピーダンス制
御部との両方に、あるいは、上記出力インピーダンス部
と上記出力インピーダンス制御部のどちらか片方に、上
記前段ドライバ出力信号を入力するドライバ回路であっ
て、 上記前段ドライバ出力信号と上記出力インピーダンス部
出力の出力信号と第１の基準電圧と第２の基準電圧とを
入力し制御信号を上記出力インピーダンス部に出力する
出力インピーダンス制御部と、 上記前段ドライバ出力信号と上記制御信号とを基に出力
インピーダンスを設定する出力インピーダンス部とを有
することを特徴とする自己整合式ディジタルドライバ回
路。 - 【請求項２】前記出力インピーダンス制御部がＨレベル
を監視する第１の比較器とＬレベルを監視する第２の比
較器とデコーダ部とで構成され、 上記第１の比較器入力には前記出力信号とＨレベル閾値
電圧相当の前記第１の基準電圧を入力し、比較結果を上
記デコーダ部に出力し、 上記第２の比較器入力には上記出力信号とＬレベル閾値
電圧相当の前記第２の基準電圧を入力し、比較結果を上
記デコーダ部に出力し、 上記デコーダ部は上記第１の比較器での結果と上記第２
の比較器での結果と前記前段ドライバ出力信号とを入力
し前記制御信号を前記出力インピーダンス部に出力する
ことを特徴とする請求項１記載の自己整合式ディジタル
ドライバ回路。 - 【請求項３】前記出力インピーダンス出力部が、 上記出力インピーダンス部内の出力信号線を中心に電源
側に１個のＰＭＯＳトランジスタとグランド側に１個の
ＮＭＯＳトランジスタを直列に接続し、 また、上記出力信号線を中心に上記電源側に２個のＰＭ
ＯＳトランジスタと上記グランド側に２個のＮＭＯＳト
ランジスタを直列に接続し、さらに、該２個のＰＭＯＳ
トランジスタと該２個のＮＭＯＳトランジスタ列を並列
に１列以上接続した構成とし、 前記前段ドライバ出力を、上記１個のＰＭＯＳトランジ
スタと上記１個のＮＭＯＳトランジスタの双方のゲート
に接続し、 上記前段ドライバ出力を、上記２個のＰＭＯＳトランジ
スタと上記２個のＮＭＯＳトランジスタ列の上記２個の
ＰＭＯＳトランジスタのゲートの一端と上記２個のＮＭ
ＯＳトランジスタのゲートの一端に接続し、 一方、前記制御信号を、上記２個のＰＭＯＳトランジス
タと上記２個のＮＭＯＳトランジスタ列の上記２個のＰ
ＭＯＳトランジスタのゲートの他端と上記２個のＮＭＯ
Ｓトランジスタのベースの他端に接続したことを特徴と
する請求項１ないし請求項２のいずれかに記載の自己整
合式ディジタルドライバ回路。 - 【請求項４】前記出力インピーダンス部が、 上記出力インピーダンス部内の出力信号線を中心に電源
側にＰＭＯＳトランジスタとグランド側にＮＭＯＳトラ
ンジスタを直列に接続し、さらに、上記ＰＭＯＳトラン
ジスタと上記ＮＭＯＳトランジスタ列を並列に１列以上
接続した構成とし、 前記制御信号を、上記ＰＭＯＳトランジスタと上記ＮＭ
ＯＳトランジスタ列のゲートのに接続したことを特徴と
する請求項１ないし請求項２のいずれかに記載の自己整
合式ディジタルドライバ回路。 - 【請求項５】前記出力インピーダンス部が、 電源側に第１のＰＭＯＳトランジスタとグランド側に第
１のＮＭＯＳトランジスタを直列に接続し、 前記前段ドライバ出力を上記第１のＰＭＯＳトランジス
タと上記第１のＮＭＯＳトランジスタのゲートに接続
し、 上記第１のＰＭＯＳトランジスタと上記第１のＮＭＯＳ
トランジスタの接続点と前記出力信号を出力する出力点
との間に、 抵抗と第２のＰＭＯＳトランジスタと第２のＮＭＯＳト
ランジスタとを並列に配置し、 上記制御信号を上記第２のＰＭＯＳトランジスタのゲー
トと上記第２のＮＭＯＳトランジスタとのゲートに接続
したことを特徴とする請求項１ないし請求項２のいずれ
かに記載の自己整合式ディジタルドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11191229A JP2001024497A (ja) | 1999-07-06 | 1999-07-06 | 自己整合式ディジタルドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11191229A JP2001024497A (ja) | 1999-07-06 | 1999-07-06 | 自己整合式ディジタルドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001024497A true JP2001024497A (ja) | 2001-01-26 |
Family
ID=16271055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11191229A Pending JP2001024497A (ja) | 1999-07-06 | 1999-07-06 | 自己整合式ディジタルドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001024497A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002330182A (ja) * | 2001-02-05 | 2002-11-15 | Samsung Electronics Co Ltd | ターミネーション回路のインピーダンスアップデート装置及び方法 |
| US7570071B2 (en) * | 2005-10-28 | 2009-08-04 | International Business Machines Corporation | Impedance calibration for source series terminated serial link transmitter |
| JP2015035780A (ja) * | 2013-08-09 | 2015-02-19 | 富士通株式会社 | 信号伝送回路および半導体集積回路 |
| CN114385535A (zh) * | 2021-12-06 | 2022-04-22 | 裕太微电子股份有限公司 | Phy芯片的自适应阻抗匹配电路及其工作方法 |
-
1999
- 1999-07-06 JP JP11191229A patent/JP2001024497A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7698802B2 (en) | 2005-10-28 | 2010-04-20 | International Business Machines Corporation | Method for manufacturing a calibration device |
| JP2015035780A (ja) * | 2013-08-09 | 2015-02-19 | 富士通株式会社 | 信号伝送回路および半導体集積回路 |
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