JPH11330944A - 動的線路終端クランプ回路 - Google Patents
動的線路終端クランプ回路Info
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- JPH11330944A JPH11330944A JP11069274A JP6927499A JPH11330944A JP H11330944 A JPH11330944 A JP H11330944A JP 11069274 A JP11069274 A JP 11069274A JP 6927499 A JP6927499 A JP 6927499A JP H11330944 A JPH11330944 A JP H11330944A
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- H04L25/0264—Arrangements for coupling to transmission lines
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 改善された信号線終端回路を提供すること。
【解決手段】 第１の回路と第２の回路が、複数の状態
を有する信号を運ぶポンプ励起信号線によって接続され
る。動的終端回路は、それが信号の複数の状態のうちの
いくつかの状態だけに応答してイネーブルされるように
ポンプ励起信号線によって運ばれる信号に応答するスイ
ッチを含む。一実施形態において、スイッチは、第１の
基準電圧と中間ノードの間に第１のインピーダンスと直
列に結合された第１のトランジスタである。この実施形
態において、動的終端回路はさらに、第２の基準電圧と
中間ノードの間に第２のインピーダンスと直列に結合さ
れた第２のトランジスタと、中間ノードと第１のトラン
ジスタおよび第２のトランジスタの制御入力との間にそ
れぞれ結合された第１および第２のインバータだけを含
む。
を有する信号を運ぶポンプ励起信号線によって接続され
る。動的終端回路は、それが信号の複数の状態のうちの
いくつかの状態だけに応答してイネーブルされるように
ポンプ励起信号線によって運ばれる信号に応答するスイ
ッチを含む。一実施形態において、スイッチは、第１の
基準電圧と中間ノードの間に第１のインピーダンスと直
列に結合された第１のトランジスタである。この実施形
態において、動的終端回路はさらに、第２の基準電圧と
中間ノードの間に第２のインピーダンスと直列に結合さ
れた第２のトランジスタと、中間ノードと第１のトラン
ジスタおよび第２のトランジスタの制御入力との間にそ
れぞれ結合された第１および第２のインバータだけを含
む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に電子回路に
関し、詳細には、信号線終端回路に関する。より詳細に
は、本発明は、高速のバス・ポンピングを可能にする低
出力動的線路終端クランプ回路に関する。
関し、詳細には、信号線終端回路に関する。より詳細に
は、本発明は、高速のバス・ポンピングを可能にする低
出力動的線路終端クランプ回路に関する。
【０００２】
【従来の技術】相互接続された多数の相補形金属酸化物
半導体（ＣＭＯＳ）集積回路を含む従来の電子システム
においては、回路間の通信は一般に同期している。すな
わち、回路間のデータ伝送を支配するクロック信号の周
期は、一般に、送信回路によるデータの発信から受信回
路によるデータの受信までの間隔よりも長い。通信クロ
ック周波数が高くなると、同期通信を維持するのに回路
同士が物理的に近接していることが必要なため同期通信
が実際的でなくなる。したがって、高速（たとえば、デ
ータ・パルス幅が１〜２ナノ秒）環境における回路間の
通信は、通常、「ポンピング」される、すなわち、送信
回路によってデータ・パルスのエッジが発信されてから
受信回路によってデータ・パルスのエッジが受信される
までの待ち時間が、最小データ・パルス幅よりも長い。
半導体（ＣＭＯＳ）集積回路を含む従来の電子システム
においては、回路間の通信は一般に同期している。すな
わち、回路間のデータ伝送を支配するクロック信号の周
期は、一般に、送信回路によるデータの発信から受信回
路によるデータの受信までの間隔よりも長い。通信クロ
ック周波数が高くなると、同期通信を維持するのに回路
同士が物理的に近接していることが必要なため同期通信
が実際的でなくなる。したがって、高速（たとえば、デ
ータ・パルス幅が１〜２ナノ秒）環境における回路間の
通信は、通常、「ポンピング」される、すなわち、送信
回路によってデータ・パルスのエッジが発信されてから
受信回路によってデータ・パルスのエッジが受信される
までの待ち時間が、最小データ・パルス幅よりも長い。
【０００３】従来のポンプ励起（pumped）相互接続設計
は、一般的にソース終端された同期回路相互接続とは対
照的に、信号の完全性を保証するためにエンド終端を使
用している。従来のエンド終端された信号線に伴う大き
な問題は、大量の電力を放散することである。たとえ
ば、図１および図２を参照すると、それぞれポンプ励起
信号線のプルアップ実施形態および分割終端実施形態が
示してある。これらの実施形態はそれぞれ、信号線８に
よって結合されたドライバ１０とレシーバ１２を含む。
図１に示した実施形態は、プルアップ終端抵抗Ｒ1１４
を有し、図２に示した実施形態は、参照番号１６および
１８で示すような分割終端抵抗Ｒ2とＲ3を有する、抵抗
１４、１６、１８は常に、ドライバ１０によって引き出
される直流（ＤＣ）電力を放散する。
は、一般的にソース終端された同期回路相互接続とは対
照的に、信号の完全性を保証するためにエンド終端を使
用している。従来のエンド終端された信号線に伴う大き
な問題は、大量の電力を放散することである。たとえ
ば、図１および図２を参照すると、それぞれポンプ励起
信号線のプルアップ実施形態および分割終端実施形態が
示してある。これらの実施形態はそれぞれ、信号線８に
よって結合されたドライバ１０とレシーバ１２を含む。
図１に示した実施形態は、プルアップ終端抵抗Ｒ1１４
を有し、図２に示した実施形態は、参照番号１６および
１８で示すような分割終端抵抗Ｒ2とＲ3を有する、抵抗
１４、１６、１８は常に、ドライバ１０によって引き出
される直流（ＤＣ）電力を放散する。
【０００４】数十ワットにもおよぶ従来のエンド終端信
号線に伴う大電力の放散を回避するために、ＣＭＯＳ回
路を相互接続するポンプ励起信号線をソース終端するこ
とが望ましい。しかしながら、ポンプ励起網にソース終
端を使用すると、さらに別の設計上の制約が生じる。す
なわち、送信回路から受信回路に送られて、次いで反射
して送信回路に戻されるデータ・パルスの往復時間が、
最小データ・パルス幅と等しくならない。この制約は、
ソース終端された伝送線が、事実上それぞれの端に開路
（すなわち、キャパシタ）を有する伝送線であるために
生じる。伝送線の長さが最小データ・パルスの整数倍に
一致している場合は、共振が達成され、深刻なオーバー
リングとアンダーリングが生じて確実な高速スイッチン
グが阻害されることになる。
号線に伴う大電力の放散を回避するために、ＣＭＯＳ回
路を相互接続するポンプ励起信号線をソース終端するこ
とが望ましい。しかしながら、ポンプ励起網にソース終
端を使用すると、さらに別の設計上の制約が生じる。す
なわち、送信回路から受信回路に送られて、次いで反射
して送信回路に戻されるデータ・パルスの往復時間が、
最小データ・パルス幅と等しくならない。この制約は、
ソース終端された伝送線が、事実上それぞれの端に開路
（すなわち、キャパシタ）を有する伝送線であるために
生じる。伝送線の長さが最小データ・パルスの整数倍に
一致している場合は、共振が達成され、深刻なオーバー
リングとアンダーリングが生じて確実な高速スイッチン
グが阻害されることになる。
【０００５】高周波スイッチングが可能で、従来のエン
ド終端ポンプ励起信号線に比べて放散電力が低く、ソー
ス終端ポンプ励起伝送線の長さに依存するオーバーリン
グおよびアンダーリング問題のない、ポンプ励起信号線
用の終端回路を提供できれば望ましいことは明らかであ
る。
ド終端ポンプ励起信号線に比べて放散電力が低く、ソー
ス終端ポンプ励起伝送線の長さに依存するオーバーリン
グおよびアンダーリング問題のない、ポンプ励起信号線
用の終端回路を提供できれば望ましいことは明らかであ
る。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
一目的は、改善された電子回路を提供することである。
一目的は、改善された電子回路を提供することである。
【０００７】本発明のもう１つの目的は、改善された信
号線終端回路を提供することである。
号線終端回路を提供することである。
【０００８】本発明のもう１つの目的は、高速バス・ポ
ンピングを可能にする低出力動的線路終端クランプ回路
を提供することである。
ンピングを可能にする低出力動的線路終端クランプ回路
を提供することである。
【０００９】
【課題を解決するための手段】上記の目的は、以下に説
明するようにして達成される。第１の回路と第２の回路
が、複数の状態を有する信号を運ぶポンプ励起信号線に
よって接続される。ポンプ励起信号線には動的終端回路
が接続される。動的終端回路は、それが信号の複数の状
態のうちのいくつかの状態にのみ応答してイネーブルさ
れるように、ポンプ励起信号線によって運ばれる信号に
応答するスイッチを含む。一実施形態において、スイッ
チは、第１の基準電圧と中間ノードの間に第１のインピ
ーダンスと直列に結合された第１のトランジスタであ
る。この実施形態において、動的終端回路はさらに、第
２の基準電圧と中間ノードの間に第２のインピーダンス
と直列に結合された第２のトランジスタと、中間ノード
と第１のトランジスタおよび第２のトランジスタの制御
入力との間にそれぞれ結合された第１および第２のイン
バータだけを含む。
明するようにして達成される。第１の回路と第２の回路
が、複数の状態を有する信号を運ぶポンプ励起信号線に
よって接続される。ポンプ励起信号線には動的終端回路
が接続される。動的終端回路は、それが信号の複数の状
態のうちのいくつかの状態にのみ応答してイネーブルさ
れるように、ポンプ励起信号線によって運ばれる信号に
応答するスイッチを含む。一実施形態において、スイッ
チは、第１の基準電圧と中間ノードの間に第１のインピ
ーダンスと直列に結合された第１のトランジスタであ
る。この実施形態において、動的終端回路はさらに、第
２の基準電圧と中間ノードの間に第２のインピーダンス
と直列に結合された第２のトランジスタと、中間ノード
と第１のトランジスタおよび第２のトランジスタの制御
入力との間にそれぞれ結合された第１および第２のイン
バータだけを含む。
【００１０】
【発明の実施の形態】再度図面を参照し、特に図３を参
照すると、本発明による動的線路終端クランプ回路の実
施形態が示してある。図示のように、動的線路終端クラ
ンプ回路２０は、ポンプ励起信号線２２の端に接続さ
れ、ポンプ励起信号線２２は、ドライバ２４を含む第１
の集積回路チップと、レシーバ２６を含む第２の集積回
路チップとの間に接続される。前述のように、信号線２
２のポンピングは、第１の集積回路チップによってデー
タ・パルスのエッジが発信されてから第２の集積回路チ
ップによってデータ・パルスのエッジが受信されるまで
の待ち時間が、最小データ・パルス幅よりも大きくなる
ように定義される。
照すると、本発明による動的線路終端クランプ回路の実
施形態が示してある。図示のように、動的線路終端クラ
ンプ回路２０は、ポンプ励起信号線２２の端に接続さ
れ、ポンプ励起信号線２２は、ドライバ２４を含む第１
の集積回路チップと、レシーバ２６を含む第２の集積回
路チップとの間に接続される。前述のように、信号線２
２のポンピングは、第１の集積回路チップによってデー
タ・パルスのエッジが発信されてから第２の集積回路チ
ップによってデータ・パルスのエッジが受信されるまで
の待ち時間が、最小データ・パルス幅よりも大きくなる
ように定義される。
【００１１】動的線路終端クランプ回路２０は、電源電
圧ＶDDと中間ノード３０の間に抵抗３４と直列に結合さ
れたＣＭＯＳ Ｐチャネル・トランジスタ３２と、基準
電圧Ｖssと中間ノード３０の間に抵抗３８と直列に結合
されたＣＭＯＳ Ｎチャネル・トランジスタ３６とを含
む。抵抗３４および３８は、任意選択であり、動的線路
終端クランプ回路２０とそれに付加された回路に静電放
電（ＥＳＤ）保護を提供する。図のように、トランジス
タ３２と３６のゲートはそれぞれ、中間ノード３０に接
続された入力をそれぞれ有する第１のインバータ４０お
よび第２のインバータ４２に接続される。
圧ＶDDと中間ノード３０の間に抵抗３４と直列に結合さ
れたＣＭＯＳ Ｐチャネル・トランジスタ３２と、基準
電圧Ｖssと中間ノード３０の間に抵抗３８と直列に結合
されたＣＭＯＳ Ｎチャネル・トランジスタ３６とを含
む。抵抗３４および３８は、任意選択であり、動的線路
終端クランプ回路２０とそれに付加された回路に静電放
電（ＥＳＤ）保護を提供する。図のように、トランジス
タ３２と３６のゲートはそれぞれ、中間ノード３０に接
続された入力をそれぞれ有する第１のインバータ４０お
よび第２のインバータ４２に接続される。
【００１２】トランジスタ３２と３６の間でのトランジ
スタの衝突を防ぐために、インバータ４０および４２
は、大きく異なるスイッチングしきい値電圧を有するよ
うに設計される。当技術分野で周知のように、インバー
タ４０および４２のスイッチング電圧しきい値は、イン
バータ４０および４２の構成トランジスタを適切なアス
ペクト（長さと幅の）比で作製することによって選択す
ることができる。好ましい実施形態では、インバータ４
０は、約０．７ＶDDのスイッチング電圧しきい値を有
し、インバータ４２は、約０．３ＶDDのスイッチング電
圧しきい値を有する。したがって、トランジスタ３２
は、終端ノード３０における信号の電圧レベルが０．７
ＶDDまで上昇するときにターンオンされ、信号の電圧レ
ベルが０．７Ｖ DD未満に降下するときにターンオフされ
る。同様に、トランジスタ３６は、中間ノード３０にお
ける信号の電圧レベルが０．３ＶDDに降下するときにタ
ーンオンされ、電圧レベルが０．３ＶDDより高く上昇す
るときにターンオフされる。トランジスタ３２および３
６の動作によって、ドライバ２４が信号線２２を論理高
レベルで駆動するときに中間ノード３０（およびレシー
バ２６の入力）がＶDDにクランプされ、ドライバ２４が
信号線２２を論理低レベルで駆動するときに中間ノード
３０がＶssにクランプされる。
スタの衝突を防ぐために、インバータ４０および４２
は、大きく異なるスイッチングしきい値電圧を有するよ
うに設計される。当技術分野で周知のように、インバー
タ４０および４２のスイッチング電圧しきい値は、イン
バータ４０および４２の構成トランジスタを適切なアス
ペクト（長さと幅の）比で作製することによって選択す
ることができる。好ましい実施形態では、インバータ４
０は、約０．７ＶDDのスイッチング電圧しきい値を有
し、インバータ４２は、約０．３ＶDDのスイッチング電
圧しきい値を有する。したがって、トランジスタ３２
は、終端ノード３０における信号の電圧レベルが０．７
ＶDDまで上昇するときにターンオンされ、信号の電圧レ
ベルが０．７Ｖ DD未満に降下するときにターンオフされ
る。同様に、トランジスタ３６は、中間ノード３０にお
ける信号の電圧レベルが０．３ＶDDに降下するときにタ
ーンオンされ、電圧レベルが０．３ＶDDより高く上昇す
るときにターンオフされる。トランジスタ３２および３
６の動作によって、ドライバ２４が信号線２２を論理高
レベルで駆動するときに中間ノード３０（およびレシー
バ２６の入力）がＶDDにクランプされ、ドライバ２４が
信号線２２を論理低レベルで駆動するときに中間ノード
３０がＶssにクランプされる。
【００１３】現在のＣＭＯＳ技術を利用する例示的実施
形態においては、ＶDDは２Ｖでよく、Ｖssは０Ｖ（接地
電位）でよい。信号線２２が、長さ３ｃｍで５０Ωのイ
ンピーダンスを有すると仮定すると、トランジスタ３２
と抵抗３４およびトランジスタ３６と抵抗３８の合成イ
ンピーダンスは、約７０〜１００Ωであることが好まし
い。
形態においては、ＶDDは２Ｖでよく、Ｖssは０Ｖ（接地
電位）でよい。信号線２２が、長さ３ｃｍで５０Ωのイ
ンピーダンスを有すると仮定すると、トランジスタ３２
と抵抗３４およびトランジスタ３６と抵抗３８の合成イ
ンピーダンスは、約７０〜１００Ωであることが好まし
い。
【００１４】動的線路終端クランプ回路２０は、信号線
２２に対してソース終端ではなくエンド終端を提供する
ので、信号線２２は、ソース終端信号線の長さに依存す
る共振の問題がない。さらに、動的線路終端クランプ回
路２０は、ドライバ２２がスイッチングしているときお
よび中間ノード３０の電圧レベルが静止レールの近くに
あるときしか終端しないため、動的線路終端クランプ回
路２０の電力放散は小さく、そのほぼすべてが直流（Ｄ
Ｃ）電力ではなく交流（ＡＣ）電力によるものである。
たとえば、典型的な実施形態において、中間ノード３０
の電圧が０．０〜０．３ＶDDまたは０．７〜１．０ＶDD
の範囲にある場合、レシーバ２６はそれぞれ、１．０〜
４．０ミリアンペア（ｍＡ）の電流をシンクまたはソー
スする。しかし、中間ノードの電圧が０．３〜０．７Ｖ
DDの範囲である場合は、レシーバ２６がシンクまたはソ
ースする電流は、＋／−５０マイクロアンペア（μＡ）
の漏れ電流だけである。さらに、インバータ４０および
４２のブロック遅延は、銅相互接続ＣＭＯＳ技術では１
００ピコ秒未満になるように設計できるので、動的線路
終端クランプ回路２０は、あらかじめバイアスをかける
ことなく、高速性能（たとえば、２ナノ秒の信号パルス
幅に応答する）を達成することができ、インピーダンス
不整合によって生じるオーバシュートおよびアンダーシ
ュートはクリッピングされる。
２２に対してソース終端ではなくエンド終端を提供する
ので、信号線２２は、ソース終端信号線の長さに依存す
る共振の問題がない。さらに、動的線路終端クランプ回
路２０は、ドライバ２２がスイッチングしているときお
よび中間ノード３０の電圧レベルが静止レールの近くに
あるときしか終端しないため、動的線路終端クランプ回
路２０の電力放散は小さく、そのほぼすべてが直流（Ｄ
Ｃ）電力ではなく交流（ＡＣ）電力によるものである。
たとえば、典型的な実施形態において、中間ノード３０
の電圧が０．０〜０．３ＶDDまたは０．７〜１．０ＶDD
の範囲にある場合、レシーバ２６はそれぞれ、１．０〜
４．０ミリアンペア（ｍＡ）の電流をシンクまたはソー
スする。しかし、中間ノードの電圧が０．３〜０．７Ｖ
DDの範囲である場合は、レシーバ２６がシンクまたはソ
ースする電流は、＋／−５０マイクロアンペア（μＡ）
の漏れ電流だけである。さらに、インバータ４０および
４２のブロック遅延は、銅相互接続ＣＭＯＳ技術では１
００ピコ秒未満になるように設計できるので、動的線路
終端クランプ回路２０は、あらかじめバイアスをかける
ことなく、高速性能（たとえば、２ナノ秒の信号パルス
幅に応答する）を達成することができ、インピーダンス
不整合によって生じるオーバシュートおよびアンダーシ
ュートはクリッピングされる。
【００１５】次に、図４および図５を参照すると、動的
線路終端クランプ回路２０を追加のＥＳＤ保護を提供す
る回路と共に利用する相互接続回路の２つの実施形態が
示してある。まず図４を参照すると、信号線２２上を伝
播される信号パルスを減衰させるために、信号線２２と
中間ノード３０の間にＥＳＤ抵抗８２が直列に接続され
る。ＥＳＤ抵抗８２の公称値は、約１００Ωでよい。さ
らに、Ｎチャネル電界効果トランジスタ（ＦＥＴ）８０
が、信号線２２とアースの間に接続される。Ｎ−ＦＥＴ
８０のゲートが接地されているので、Ｎ−ＦＥＴ８０
は、ＥＳＤ事象のための接地経路を提供する。高速スイ
ッチングを可能にするために、Ｎ−ＦＥＴ８０は、抵抗
−容量性（ＲＣ）ゲート遅延が最小になるように設計す
ることが好ましい。
線路終端クランプ回路２０を追加のＥＳＤ保護を提供す
る回路と共に利用する相互接続回路の２つの実施形態が
示してある。まず図４を参照すると、信号線２２上を伝
播される信号パルスを減衰させるために、信号線２２と
中間ノード３０の間にＥＳＤ抵抗８２が直列に接続され
る。ＥＳＤ抵抗８２の公称値は、約１００Ωでよい。さ
らに、Ｎチャネル電界効果トランジスタ（ＦＥＴ）８０
が、信号線２２とアースの間に接続される。Ｎ−ＦＥＴ
８０のゲートが接地されているので、Ｎ−ＦＥＴ８０
は、ＥＳＤ事象のための接地経路を提供する。高速スイ
ッチングを可能にするために、Ｎ−ＦＥＴ８０は、抵抗
−容量性（ＲＣ）ゲート遅延が最小になるように設計す
ることが好ましい。
【００１６】次に、図５を参照すると、ＥＳＤ保護を強
化した相互接続回路の第２の実施形態が示してある。図
のように、図５に示した実施形態は、静電荷の伝導経路
を提供するためにＮ−ＦＥＴ８０の代わりにツイン・ス
プリット・ダイオード８４が信号線８４に接続されてい
る点以外は、図４に示したものと類似している。
化した相互接続回路の第２の実施形態が示してある。図
のように、図５に示した実施形態は、静電荷の伝導経路
を提供するためにＮ−ＦＥＴ８０の代わりにツイン・ス
プリット・ダイオード８４が信号線８４に接続されてい
る点以外は、図４に示したものと類似している。
【００１７】また、本発明による動的線路終端クランプ
回路を使用して、多数の引込み網を有する信号線に終端
を提供することができる。たとえば、次に図６を参照す
ると、本発明による２つの引込み網と２つの動的線路終
端クランプ回路を有するポンプ励起信号線の例示的実施
形態が示されている。図のように、第１の信号線９０
は、ノード９２において、２本の信号線９４に接続され
信号線９４はそれぞれ集積回路チップの入出力ピンにお
いてそれぞれのレシーバ２６に結合される。それぞれの
信号線９４は、図３に示すように動的線路終端クランプ
回路２０に接続される。多数の引込み網をサポートする
ために必要な動的線路終端クランプ回路２０に対する唯
一の修正は、トランジスタと抵抗の組み合わせのインピ
ーダンスを適切に選択することである。信号線９４が短
い実施形態では、動的線路終端クランプ回路２０のイン
ピーダンスは、図３に関して先に説明した実施形態の約
２倍にすべきである。
回路を使用して、多数の引込み網を有する信号線に終端
を提供することができる。たとえば、次に図６を参照す
ると、本発明による２つの引込み網と２つの動的線路終
端クランプ回路を有するポンプ励起信号線の例示的実施
形態が示されている。図のように、第１の信号線９０
は、ノード９２において、２本の信号線９４に接続され
信号線９４はそれぞれ集積回路チップの入出力ピンにお
いてそれぞれのレシーバ２６に結合される。それぞれの
信号線９４は、図３に示すように動的線路終端クランプ
回路２０に接続される。多数の引込み網をサポートする
ために必要な動的線路終端クランプ回路２０に対する唯
一の修正は、トランジスタと抵抗の組み合わせのインピ
ーダンスを適切に選択することである。信号線９４が短
い実施形態では、動的線路終端クランプ回路２０のイン
ピーダンスは、図３に関して先に説明した実施形態の約
２倍にすべきである。
【００１８】図７を参照すると、双方向信号線で使用す
るための動的線路終端クランプ回路の例示的実施形態が
示されている。図のように、動的線路終端クランプ回路
５０は、ポンプ励起双方向信号線５２に接続され、信号
線５２は、それぞれドライバ５４とレシーバ５６を含む
第１の集積回路チップ（図示せず）と第２の集積回路チ
ップの間に接続される。
るための動的線路終端クランプ回路の例示的実施形態が
示されている。図のように、動的線路終端クランプ回路
５０は、ポンプ励起双方向信号線５２に接続され、信号
線５２は、それぞれドライバ５４とレシーバ５６を含む
第１の集積回路チップ（図示せず）と第２の集積回路チ
ップの間に接続される。
【００１９】動的線路終端クランプ回路５０は、電源電
圧ＶDDと中間ノード６０の間に抵抗６４と直列に結合さ
れたＣＭＯＳ Ｐチャネル・トランジスタ６２と、基準
電圧Ｖssと中間ノード６０の間に抵抗６８と直列に結合
されたＣＭＯＳ Ｎチャネル・トランジスタ６６とを含
む。動的線路終端クランプ回路２０の抵抗３４および３
８と同様に、抵抗６４および６８は、任意選択であり、
動的線路終端クランプ回路５０とそれに付加された回路
の静電気放電（ＥＳＤ）保護を提供する。図のように、
動的線路終端クランプ回路５０はさらに、ＥＮＡＢＬＥ
信号に接続された第１の入力と、中間ノード６０に接続
された第２の入力と、トランジスタ６６のゲートに接続
された出力とを有するＮＯＲゲート７２を含む。さらに
動的線路終端クランプ回路５０は、インバータ７６によ
って出力される反転ＥＮＡＢＬＥ信号に接続された第１
の入力と、中間ノード６０に接続された第２の入力と、
トランジスタ６２のゲートに接続された出力とを有する
ＮＡＮＤゲート７０を含む。
圧ＶDDと中間ノード６０の間に抵抗６４と直列に結合さ
れたＣＭＯＳ Ｐチャネル・トランジスタ６２と、基準
電圧Ｖssと中間ノード６０の間に抵抗６８と直列に結合
されたＣＭＯＳ Ｎチャネル・トランジスタ６６とを含
む。動的線路終端クランプ回路２０の抵抗３４および３
８と同様に、抵抗６４および６８は、任意選択であり、
動的線路終端クランプ回路５０とそれに付加された回路
の静電気放電（ＥＳＤ）保護を提供する。図のように、
動的線路終端クランプ回路５０はさらに、ＥＮＡＢＬＥ
信号に接続された第１の入力と、中間ノード６０に接続
された第２の入力と、トランジスタ６６のゲートに接続
された出力とを有するＮＯＲゲート７２を含む。さらに
動的線路終端クランプ回路５０は、インバータ７６によ
って出力される反転ＥＮＡＢＬＥ信号に接続された第１
の入力と、中間ノード６０に接続された第２の入力と、
トランジスタ６２のゲートに接続された出力とを有する
ＮＡＮＤゲート７０を含む。
【００２０】ＥＮＡＢＬＥ信号は、第２の集積回路チッ
プまたは周辺回路によって生成することができ、動的線
路終端クランプ回路５０の動作をイネーブルしかつディ
スイネーブルする。ＥＮＡＢＬＥ信号が論理高レベルの
とき、第２の集積回路は、双方向信号線５２を駆動し、
動的線路終端クランプ回路５０がディスエーブルされ
る。これと逆に、ＥＮＡＢＬＥ信号が論理低レベルのと
きは、第２の集積回路は受信中であり、動的線路終端ク
ランプ回路５０がイネーブルされる。動的線路終端クラ
ンプ回路５０がイネーブルされている場合、中間ノード
６０が論理高レベル（たとえば,０．７ＶDD）に近いと
き、ＮＡＮＤゲート７０がトランジスタ３２をターンオ
ンし、中間ノード６０が論理低レベル（たとえば、０．
３ＶDD）に近いとき、ＮＯＲゲート７２がトランジスタ
６６をターンオンする。
プまたは周辺回路によって生成することができ、動的線
路終端クランプ回路５０の動作をイネーブルしかつディ
スイネーブルする。ＥＮＡＢＬＥ信号が論理高レベルの
とき、第２の集積回路は、双方向信号線５２を駆動し、
動的線路終端クランプ回路５０がディスエーブルされ
る。これと逆に、ＥＮＡＢＬＥ信号が論理低レベルのと
きは、第２の集積回路は受信中であり、動的線路終端ク
ランプ回路５０がイネーブルされる。動的線路終端クラ
ンプ回路５０がイネーブルされている場合、中間ノード
６０が論理高レベル（たとえば,０．７ＶDD）に近いと
き、ＮＡＮＤゲート７０がトランジスタ３２をターンオ
ンし、中間ノード６０が論理低レベル（たとえば、０．
３ＶDD）に近いとき、ＮＯＲゲート７２がトランジスタ
６６をターンオンする。
【００２１】動的線路終端回路５０は、双方向信号線と
共に使用する他に、クランピングをイネーブルしディス
エーブルすることができることが望ましい他の用途にも
使用することができる。たとえば、動的線路終端クラン
プ回路５０はまた、集積回路チップの入出力（Ｉ／Ｏ）
ピンの値を走査することが望ましい境界走査の用途にも
使用することができる。また、ＮＡＮＤゲート７０およ
びＮＯＲゲート７２のブロック遅延は、１００ピコ秒未
満になるように設計することもできるので、動的線路終
端回路５０を高速動作させることもできる。
共に使用する他に、クランピングをイネーブルしディス
エーブルすることができることが望ましい他の用途にも
使用することができる。たとえば、動的線路終端クラン
プ回路５０はまた、集積回路チップの入出力（Ｉ／Ｏ）
ピンの値を走査することが望ましい境界走査の用途にも
使用することができる。また、ＮＡＮＤゲート７０およ
びＮＯＲゲート７２のブロック遅延は、１００ピコ秒未
満になるように設計することもできるので、動的線路終
端回路５０を高速動作させることもできる。
【００２２】以上説明したように、本発明は、ポンプ励
起信号線と使用するための改善された動的線路終端クラ
ンプ回路を提供する。動的線路終端クランプ回路は、高
周波スイッチングが可能で、低放散電力であり、長さに
依存するのオーバーリングおよびアンダーリングがな
い。
起信号線と使用するための改善された動的線路終端クラ
ンプ回路を提供する。動的線路終端クランプ回路は、高
周波スイッチングが可能で、低放散電力であり、長さに
依存するのオーバーリングおよびアンダーリングがな
い。
【００２３】本発明を、好ましい実施形態に関して特に
示し説明したが、本発明の精神および範囲から逸脱する
ことなく、形態および詳細に様々な変更を加えることが
できることを当業者は理解されよう。たとえば、これま
で、動的線路終端クランプ回路を、独立した回路（たと
えば、特定用途向けＩＣ（ＡＳＩＣ））に関して説明し
たが、本発明による動的線路終端クランプ回路は、集積
回路チップの入出力セルの一部として製作できることを
当業者は理解されよう。
示し説明したが、本発明の精神および範囲から逸脱する
ことなく、形態および詳細に様々な変更を加えることが
できることを当業者は理解されよう。たとえば、これま
で、動的線路終端クランプ回路を、独立した回路（たと
えば、特定用途向けＩＣ（ＡＳＩＣ））に関して説明し
たが、本発明による動的線路終端クランプ回路は、集積
回路チップの入出力セルの一部として製作できることを
当業者は理解されよう。
【００２４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２５】（１）入力信号を受け取るための中間ノー
ドを有する終端回路であって、第１の基準電圧と前記中
間ノードの間に結合され、制御入力を有する第１のトラ
ンジスタと、第２の基準電圧と前記中間ノードの間に結
合され、制御入力を有する第２のトランジスタと、前記
中間ノードと、前記第１のトランジスタおよび前記第２
のトランジスタのそれぞれ１つの制御入力との間にそれ
ぞれ結合された第１および第２のインバータとを備える
終端回路。 （２）前記第１のトランジスタがＰチャネル・トランジ
スタであり、前記第２のトランジスタがＮチャネル・ト
ランジスタであり、前記第１の基準電圧が第２の基準電
圧よりも高い、上記（１）に記載の終端回路。 （３）前記第１のインバータが、前記第１と第２の基準
電圧の差の半分よりも大きいスイッチングしきい値電圧
を有し、前記第２のインバータが、前記第１と第２の基
準電圧の差の半分よりも小さいスイッチングしきい値電
圧を有する、上記（１）に記載の終端回路。 （４）前記第１の基準電圧と前記中間ノードの間に直列
に結合された第１のインピーダンスと、前記第２の基準
電圧と前記中間ノードの間に直列に結合された第２のイ
ンピーダンスとをさらに含む、上記（１）に記載の終端
回路。 （５）前記中間ノードに接続されたポンプ励起信号線を
さらに含む上記（１）に記載の終端回路。 （６）第１の回路および第２の回路と、前記１の回路と
第２の回路を接続し、複数の状態を有する信号を運ぶポ
ンプ励起信号線と、前記ポンプ励起信号線に接続され、
動的終端回路が前記複数の状態のうちのいくつかの状態
にのみ応答してイネーブルされるように前記信号に応答
するスイッチを含む動的終端回路とを含む、システム。 （７）前記動的終端回路が、前記第２の回路と前記ポン
プ励起信号線の間の接続点で前記ポンプ励起信号線に接
続される、上記（６）に記載のシステム。 （８）前記スイッチが、前記信号の第１の状態に応答し
て活動状態になる第１のトランジスタであり、前記動的
終端回路がさらに、前記信号の第２の状態に応答して活
動状態になる第２のトランジスタを含む、上記（６）に
記載のシステム。 （９）前記第１のトランジスタと第２のトランジスタが
それぞれ、第１および第２の基準電圧と、前記第２の回
路と前記ポンプ励起信号線の間の接続点との間に直列に
結合される、上記（８）に記載のシステム。 （１０）前記第１のトランジスタと前記第２のトランジ
スタがそれぞれ、前記第１と第２のインバータによって
制御される、上記（８）に記載のシステム。 （１１）前記動的終端回路が、前記第１および第２のト
ランジスタそれぞれと直列に結合された第１のインピー
ダンスおよび第２のインピーダンスを含む、上記（８）
に記載のシステム。 （１２）中間ノードで信号線に結合することができる終
端回路であって、第１および第２の基準電圧と中間ノー
ドとの間にそれぞれ結合され、それぞれ制御入力を有す
る第１のトランジスタおよび第２のトランジスタと、前
記第１のトランジスタの前記制御入力に結合され、前記
ノードが信号線の終端にあり、前記信号線における信号
が第１の状態にあるとの指示に応答して前記第１のトラ
ンジスタをイネーブルする、第１の制御論理回路と、前
記第２のトランジスタの前記制御入力に結合され、前記
ノードが信号線の終端にあり、前記信号線における信号
が第２の状態にあるとの指示に応答して前記第２のトラ
ンジスタをイネーブルする、第２の制御論理回路とを含
む終端回路。 （１３）前記第１の制御論理回路がＮＡＮＤゲートを含
む、上記（１２）に記載の終端回路。 （１４）前記第２の制御論理回路がＮＯＲゲートを含
む、上記（１２）に記載の終端回路。 （１５）中間ノードがさらに、ドライバおよびレシーバ
に接続される、上記（１２）に記載の終端回路。 （１６）前記信号線をさらに含み、前記信号線がポンプ
励起信号線である、上記（１２）に記載の終端回路。
ドを有する終端回路であって、第１の基準電圧と前記中
間ノードの間に結合され、制御入力を有する第１のトラ
ンジスタと、第２の基準電圧と前記中間ノードの間に結
合され、制御入力を有する第２のトランジスタと、前記
中間ノードと、前記第１のトランジスタおよび前記第２
のトランジスタのそれぞれ１つの制御入力との間にそれ
ぞれ結合された第１および第２のインバータとを備える
終端回路。 （２）前記第１のトランジスタがＰチャネル・トランジ
スタであり、前記第２のトランジスタがＮチャネル・ト
ランジスタであり、前記第１の基準電圧が第２の基準電
圧よりも高い、上記（１）に記載の終端回路。 （３）前記第１のインバータが、前記第１と第２の基準
電圧の差の半分よりも大きいスイッチングしきい値電圧
を有し、前記第２のインバータが、前記第１と第２の基
準電圧の差の半分よりも小さいスイッチングしきい値電
圧を有する、上記（１）に記載の終端回路。 （４）前記第１の基準電圧と前記中間ノードの間に直列
に結合された第１のインピーダンスと、前記第２の基準
電圧と前記中間ノードの間に直列に結合された第２のイ
ンピーダンスとをさらに含む、上記（１）に記載の終端
回路。 （５）前記中間ノードに接続されたポンプ励起信号線を
さらに含む上記（１）に記載の終端回路。 （６）第１の回路および第２の回路と、前記１の回路と
第２の回路を接続し、複数の状態を有する信号を運ぶポ
ンプ励起信号線と、前記ポンプ励起信号線に接続され、
動的終端回路が前記複数の状態のうちのいくつかの状態
にのみ応答してイネーブルされるように前記信号に応答
するスイッチを含む動的終端回路とを含む、システム。 （７）前記動的終端回路が、前記第２の回路と前記ポン
プ励起信号線の間の接続点で前記ポンプ励起信号線に接
続される、上記（６）に記載のシステム。 （８）前記スイッチが、前記信号の第１の状態に応答し
て活動状態になる第１のトランジスタであり、前記動的
終端回路がさらに、前記信号の第２の状態に応答して活
動状態になる第２のトランジスタを含む、上記（６）に
記載のシステム。 （９）前記第１のトランジスタと第２のトランジスタが
それぞれ、第１および第２の基準電圧と、前記第２の回
路と前記ポンプ励起信号線の間の接続点との間に直列に
結合される、上記（８）に記載のシステム。 （１０）前記第１のトランジスタと前記第２のトランジ
スタがそれぞれ、前記第１と第２のインバータによって
制御される、上記（８）に記載のシステム。 （１１）前記動的終端回路が、前記第１および第２のト
ランジスタそれぞれと直列に結合された第１のインピー
ダンスおよび第２のインピーダンスを含む、上記（８）
に記載のシステム。 （１２）中間ノードで信号線に結合することができる終
端回路であって、第１および第２の基準電圧と中間ノー
ドとの間にそれぞれ結合され、それぞれ制御入力を有す
る第１のトランジスタおよび第２のトランジスタと、前
記第１のトランジスタの前記制御入力に結合され、前記
ノードが信号線の終端にあり、前記信号線における信号
が第１の状態にあるとの指示に応答して前記第１のトラ
ンジスタをイネーブルする、第１の制御論理回路と、前
記第２のトランジスタの前記制御入力に結合され、前記
ノードが信号線の終端にあり、前記信号線における信号
が第２の状態にあるとの指示に応答して前記第２のトラ
ンジスタをイネーブルする、第２の制御論理回路とを含
む終端回路。 （１３）前記第１の制御論理回路がＮＡＮＤゲートを含
む、上記（１２）に記載の終端回路。 （１４）前記第２の制御論理回路がＮＯＲゲートを含
む、上記（１２）に記載の終端回路。 （１５）中間ノードがさらに、ドライバおよびレシーバ
に接続される、上記（１２）に記載の終端回路。 （１６）前記信号線をさらに含み、前記信号線がポンプ
励起信号線である、上記（１２）に記載の終端回路。
【図１】プルアップ抵抗によって終端された従来の終端
信号線を示す図である。
信号線を示す図である。
【図２】分割終端抵抗によって終端された従来のエンド
終端信号線を示す図である。
終端信号線を示す図である。
【図３】本発明による動的線路終端クランプ回路を有す
るエンド終端ポンプ励起信号線の例示的実施形態を示す
図である。
るエンド終端ポンプ励起信号線の例示的実施形態を示す
図である。
【図４】本発明による動的線路終端クランプ回路と静電
気放電（ＥＳＤ）保護を有するエンド終端ポンプ励起信
号線の例示的実施形態を示す図である。
気放電（ＥＳＤ）保護を有するエンド終端ポンプ励起信
号線の例示的実施形態を示す図である。
【図５】本発明による動的線路終端クランプ回路と静電
気放電（ＥＳＤ）保護を有するエンド終端ポンプ励起信
号線の例示的実施形態を示す図である。
気放電（ＥＳＤ）保護を有するエンド終端ポンプ励起信
号線の例示的実施形態を示す図である。
【図６】本発明による２つの引込み網と２つの動的線路
終端クランプ回路を有するエンド終端ポンプ励起信号線
の例示的実施形態を示す図である。
終端クランプ回路を有するエンド終端ポンプ励起信号線
の例示的実施形態を示す図である。
【図７】本発明による動的線路終端クランプ回路を有す
る双方向ポンプ励起信号線の例示的実施形態を示す図で
ある。
る双方向ポンプ励起信号線の例示的実施形態を示す図で
ある。
２０ 動的線路終端クランプ回路 ２２ ポンプ励起信号線 ２４ ドライバ ２６ レシーバ ３０ 中間ノード ３２ ＣＭＯＳ Ｐチャネル・トランジスタ ３４ 抵抗 ３６ ＣＭＯＳ Ｎチャネル・トランジスタ ３８ 抵抗 ４０ 第１のインバータ ４２ 第２のインバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニエル・マーク・ドレプス アメリカ合衆国78626 テキサス州ジョー ジタウン ベルモント・ドライブ 300 (72)発明者 フランク・デビッド・フェラヨーロ アメリカ合衆国05452 バーモント州エセ ックス ブルーステム・ロード 16
Claims (16)
- 【請求項１】入力信号を受け取るための中間ノードを有
する終端回路であって、 第１の基準電圧と前記中間ノードの間に結合され、制御
入力を有する第１のトランジスタと、 第２の基準電圧と前記中間ノードの間に結合され、制御
入力を有する第２のトランジスタと、 前記中間ノードと、前記第１のトランジスタおよび前記
第２のトランジスタのそれぞれ１つの制御入力との間に
それぞれ結合された第１および第２のインバータとを備
える終端回路。 - 【請求項２】前記第１のトランジスタがＰチャネル・ト
ランジスタであり、前記第２のトランジスタがＮチャネ
ル・トランジスタであり、前記第１の基準電圧が第２の
基準電圧よりも高い、請求項１に記載の終端回路。 - 【請求項３】前記第１のインバータが、前記第１と第２
の基準電圧の差の半分よりも大きいスイッチングしきい
値電圧を有し、 前記第２のインバータが、前記第１と第２の基準電圧の
差の半分よりも小さいスイッチングしきい値電圧を有す
る、請求項１に記載の終端回路。 - 【請求項４】前記第１の基準電圧と前記中間ノードの間
に直列に結合された第１のインピーダンスと、前記第２
の基準電圧と前記中間ノードの間に直列に結合された第
２のインピーダンスとをさらに含む、請求項１に記載の
終端回路。 - 【請求項５】前記中間ノードに接続されたポンプ励起信
号線をさらに含む請求項１に記載の終端回路。 - 【請求項６】第１の回路および第２の回路と、 前記１の回路と第２の回路を接続し、複数の状態を有す
る信号を運ぶポンプ励起信号線と、 前記ポンプ励起信号線に接続され、動的終端回路が前記
複数の状態のうちのいくつかの状態にのみ応答してイネ
ーブルされるように前記信号に応答するスイッチを含む
動的終端回路とを含む、システム。 - 【請求項７】前記動的終端回路が、前記第２の回路と前
記ポンプ励起信号線の間の接続点で前記ポンプ励起信号
線に接続される、請求項６に記載のシステム。 - 【請求項８】前記スイッチが、前記信号の第１の状態に
応答して活動状態になる第１のトランジスタであり、前
記動的終端回路がさらに、前記信号の第２の状態に応答
して活動状態になる第２のトランジスタを含む、請求項
６に記載のシステム。 - 【請求項９】前記第１のトランジスタと第２のトランジ
スタがそれぞれ、第１および第２の基準電圧と、前記第
２の回路と前記ポンプ励起信号線の間の接続点との間に
直列に結合される、請求項８に記載のシステム。 - 【請求項１０】前記第１のトランジスタと前記第２のト
ランジスタがそれぞれ、前記第１と第２のインバータに
よって制御される、請求項８に記載のシステム。 - 【請求項１１】前記動的終端回路が、前記第１および第
２のトランジスタそれぞれと直列に結合された第１のイ
ンピーダンスおよび第２のインピーダンスを含む、請求
項８に記載のシステム。 - 【請求項１２】中間ノードで信号線に結合することがで
きる終端回路であって、 第１および第２の基準電圧と中間ノードとの間にそれぞ
れ結合され、それぞれ制御入力を有する第１のトランジ
スタおよび第２のトランジスタと、 前記第１のトランジスタの前記制御入力に結合され、前
記ノードが信号線の終端にあり、前記信号線における信
号が第１の状態にあるとの指示に応答して前記第１のト
ランジスタをイネーブルする、第１の制御論理回路と、 前記第２のトランジスタの前記制御入力に結合され、前
記ノードが信号線の終端にあり、前記信号線における信
号が第２の状態にあるとの指示に応答して前記第２のト
ランジスタをイネーブルする、第２の制御論理回路とを
含む終端回路。 - 【請求項１３】前記第１の制御論理回路がＮＡＮＤゲー
トを含む、請求項１２に記載の終端回路。 - 【請求項１４】前記第２の制御論理回路がＮＯＲゲート
を含む、請求項１２に記載の終端回路。 - 【請求項１５】中間ノードがさらに、ドライバおよびレ
シーバに接続される、請求項１２に記載の終端回路。 - 【請求項１６】前記信号線をさらに含み、前記信号線が
ポンプ励起信号線である、請求項１２に記載の終端回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/042912 | 1998-03-17 | ||
| US09/042,912 US6127840A (en) | 1998-03-17 | 1998-03-17 | Dynamic line termination clamping circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330944A true JPH11330944A (ja) | 1999-11-30 |
| JP3121586B2 JP3121586B2 (ja) | 2001-01-09 |
Family
ID=21924410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11069274A Expired - Fee Related JP3121586B2 (ja) | 1998-03-17 | 1999-03-15 | 動的線路終端クランプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6127840A (ja) |
| JP (1) | JP3121586B2 (ja) |
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| KR200492937Y1 (ko) * | 2019-01-22 | 2021-01-06 | 김광명 | 꽃다발 포장부재 |
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