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HINTERGRUND
DER ERFINDUNG 1. Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft eine integrierte Schaltung und insbesondere
eine Impedanzanpassungsvorrichtung für eine Abschlussschaltung nach
dem Anspruch 1.
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2. Beschreibung des Stands
der Technik
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Aus
der
DE 196 39 230
C1 ist ein Ausgangspufferschaltkreis zum Steuern einer Übertragungsleitung
gemäß zu übertragender
Daten bekannt. Dieser bekannte Schaltkreis umfasst eine Schaltstufe
mit einem Eingangsport, einem Steueranschluss zum Empfangen eines
digitalen Steuersignals gemäß zu übertragender
Daten und einen Ausgangsport zur Verbindung mit der Übertragungsleitung.
Die Schaltstufe enthält
Schalter, die dafür
ausgebildet sind, den Ausgangsport gemäß dem digitalen Steuersignal
mit dem Eingangsport zu verbinden. Es sind ferner erste Impedanzeinrichtungen
vorgesehen, die mit der Schaltstufe verbunden sind und einen ersten
Impedanzsteuereingang haben, wobei eine Ausgangsimpedanz des Ausgangsports
der Schaltstufe gemäß einem
Steuersignal abgleichbar ist, das an den ersten Impedanzsteuereingang
angelegt wird. Auch sind Einrichtungen zum Steuern der Impedanz
der ersten Impedanzeinrichtungen vorhanden, die zweite Impedanzeinrichtungen
enthalten mit einem zweiten Impedanzsteuereingang, wobei eine Impedanz
der zweiten Impedanzeinrichtungen gemäß einem zweiten Steuersignal
abgleichbar ist, das an den zweiten
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Impedanzsteuereingang
angelegt wird und Abgleicheinrichtungen vorgesehen sind, die angepasst
sind, um die Impedanz der zweiten Impedanzeinrichtungen gemäß einem
vorbestimmten Sollwert abzugleichen, und zwar durch Ausgaben des
zweiten Steuersignals an den zweiten Impedanzsteuereingang. Die
erste Impedanzeinrichtung kann an ihrem ersten Impedanzsteuereingang
ein Steuersignal empfangen, das von dem zweiten Steuersignal abgeleitet
wird, welches von den Abgleicheinrichtungen ausgegeben wird.
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Aus
der
US 5,134,311 A ist
ein selbstjustierender Impedanzanpassungstreiber für eine digitale Schaltung
bekannt. Der Treiber umfasst sowohl ein Hochziehgatter zum Hochziehen
einer Spannung auf eine vorgegebene Spannung als auch ein Absenkgatter
zum Absenken der Spannung auf Massepotenzial. Ein Array von Gattern
ist parallel zu jedem Hochziehgatter und Absenkgatter vorgesehen,
wobei eines oder auch mehrere der Gatter selektiv im Ansprechen
auf eine Schaltanordnung in Bereitschaft gesetzt werden können, die
die Impedanzanpassung zwischen dem Ausgang des Treibers und dem
Netzwerk, welches durch den Treiber angetrieben wird, überwacht.
Durch das selektive in Bereitschaft setzen der Gatter oder eines
Gatters kann eine Impedanzfehlanpassung minimal gestaltet werden.
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Da
die Geschwindigkeit der Datenübertragung
in und durch Datenübertragungssysteme
anwächst,
wird ein auf dem Chip integrierter Abschluss (on-chip-Termination) in integrierten
Schaltungen dieser Systeme benötigt. 1 zeigt eine herkömmliche
Terminations- bzw. Abschlussschaltung zum Übertragen von Daten mit hoher
Geschwindigkeit. Wie gezeigt, ist der Ausgangstreiber 1 mit
einer Abschlussschaltung 3 über eine Datenleitung 2 gekoppelt.
Falls die Abschlussschaltung 3 als ein Empfänger durch
die Datenleitung 2 mit einem Parallelabschluss verbunden
ist und wenn der Ausgangstreiber 1 ein Quellenabschluss
ist, können
die Daten in einer vollen Schwingung übermittelt und empfangen werden,
aber die Schwingung wird an der Abschlussschaltung verringert.
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Die
Abschlussschaltung 3 enthält Transistoren, die sich wie
Parallelimpedanzen verhalten. Da eine Speichervorrichtung, ein Taktsignal,
ein Adresssignal und ein Steuersignal in einer Richtung übermittelt
werden, muss die Abschlussschaltung 3 während eines Chipbetriebs ununterbrochen
eingeschaltet sein. Der Wellenwiderstand (auch charakteristische Impedanz
genannt) der Abschlussschaltung 3 kann sich mit Abweichungen
bei den Verfahrensparametern ändern,
wie beispielsweise Prozess-, Spannungs-und Temperaturänderungen
(im Folgenden als PVT-Abweichungen bezeichnet). Für einen
geeigneten Signalabschluß muß der Wellenwiderstand der
Abschlußschaltung 3 konstant
gehalten werden.
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In 2a wird eine Wellenform
gezeigt, die einen Betrieb einer Abschlußschaltung bei einem Einschalt-Übergangszustand
(Einschalt-Transiente) darstellt. Die Transistoren in der Abschlußschaltung werden
während
eines Bereichs 'a' und eines Bereichs 'b' eingeschaltet, welche mit einem logischen Symbol '11111' bezeichnet sind,
wobei während
einer Übertragung
das 'high'-Signal (entspricht
einer logischen Eins) sofort ein wenig nach oben schnellt und das 'low'-Signal (entspricht
einer logischen Null) sofort ein wenig nach unten schnellt, wie
es in 'e' bzw. 'f' in 3a gezeigt
ist. Anschließend
wird dieser Signalsprung wieder in den Ausgangstreiber 1 (beispielsweise
eine Transmitterschaltung) in 1 reflektiert
und verursacht eine Signalstörung.
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In 2b wird eine Wellenform
gezeigt, die einen Betrieb einer Abschlußschaltung bei einem Ausschalt-Übergangszustand
(Ausschalt-Transiente) darstellt. Falls alle Transistoren, wie in 'C' in dem Bereich 'c' oder
D' in dem Bereich 'd' gezeigt, ausgeschaltet sind, was durch
das logische Symbol '00000' angedeutet wird,
schnellt während
einer Übertragung das 'high'-Signal sofort ein
wenig nach oben oder das 'low'-Signal sofort ein
wenig nach unten, da die Abschlußschaltung sofort in einen
sehr niedrigen Impedanzzusstand ist, wie es in 'g' bzw.
h' in 3 gezeigt ist. Anschließend wird
dieser Signalsprung wieder in den Ausgangstreiber 1 (beispielsweise
eine Transmitterschaltung)zurück
reflektiert und verursacht eine Signalstörung.
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Demzufolge
ist bei einer herkömmlichen
Abschlußschaltung
dieses Systemrauschen ein Problem, das aufgrund der wiederholten
Ein- und Ausschaltvorgänge
der Transistoren, die von den Nachführ- und Anpassvorgängen aufgrund
der Abweichungen in der Betriebsumgebung der Chips oder internen
PVT-Abweichungen resultieren, erzeugt werden.
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KURZFASSUNG
DER ERFINDUNG
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Die
der Erfindung zu Grunde liegende Aufgabe besteht darin, eine Impedanzanpassungsvorrichtung
zu schaffen, die nicht mehr mit dem Problem eines Systemrauschens
behaftet ist.
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Diese
Aufgabe wird erfindungsgemäß durch die
im Anspruch 1 aufgeführten
Merkmale gelöst.
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Vorteilhafte
Ausgestaltungen und Weiterbildungen der erfindungsgemäßen Impedanzanpassungsvorrichtung
ergeben sich aus den Unteransprüchen.
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Gemäß einem
Aspekt der Erfindung enthält die
Anpassungssteuervorrichtung zumindest einen Zwischenspeicher bzw.
Latch zum Zwischenspeichern von Impedanzcodes einer programmierbaren Impedanzsteuervorrichtung
bzw. Impedanzcontroller, wobei der Impedanzcode zum Steuern von
Transistoren in dem Aufwärts-Abschluss
und dem Abwärts-Abschluss
verwendet werden. Die Anpassungssteuervorrichtung bzw. der Anpassungscontroller
führt eine
Anpassung der Impedanz des Aufwärts-Abschlusses
oder des Abwärts-Abschlusses durch,
wenn ein Aufwärts-Anpassungsfreigabesignal oder
ein Abwärts-Anpassungsfreigabesignal
und ein Pegel des externen Eingangssignals einer vorbestimmten Bedingung
entspricht und der Anpassungscontroller führt eine Anpassung der Impedanz
des Aufwärts-Abschlusses
oder Abwärts-Abschlusses als
Antwort auf einen Pegel des externen Eingabesignals lediglich während einer
Vorbereitungszeit (set-up) bzw. Haltezeit (hold) durch.
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Eine
Impedanzanpassungsabschlussschaltung wird vorgesehen, welche aufweist:
separate Anpassungscontroller mit einem ersten Inverter und einem
zweiten Inverter, die ein externes Eingangssignal empfangen, einen
ersten Zwischenspeicher (Latch), der mit einem Ausgang des ersten
Inverters zum Speichern einer Impedanzinformation von einem programmierbaren
Impedanz-Aufwärts-Controller
verbunden ist, und einen zweiten Zwischenspeicher (Latch), der mit
einem Ausgang des zweiten Inverters zum Speichern einer Impedanzinformation von
einem programmierbaren Impedanz-Abwärts-Controller verbunden ist, wobei der
separate Controller ein Impedanzanpassungssteuersignal eines Aufwärts-Abschlusses
ausgibt, wenn das externe Eingangs signal logisch 'high' ist und ein Impedanzanpassungssteuersignal
eines Abwärts-Abschlusses ausgibt,
wenn das externe Eingangssignal logisch 'low' ist;
und ein Impedanzanpassungssteuersignal eines Abwärts-Abschlusses ausgibt, wenn
das externe Eingangssignal logisch 'low' ist;
und eine Abschlußschaltung
mit einem Aufwärts-Abschluß (Up-Terminator)
und einem Abwärts-Abschluß (Down-Terminator),
die mit einem gemeinsamen externen Eingangssignal verbunden sind,
wobei die Abschlußschaltung
eine Impedanzinformation von dem ersten Zwischenspeicher zum Anpassen
der Impedanz des Aufwärts-Abschlusses
entfernt, wenn ein Steuersignal zum Steuern einer Impedanzanpassung
des Aufwärts-Abschlusses
von dem separaten Anpassungscontroller eingegeben wird, und eine
Impedanzinformation von dem zweiten Zwischenspeicher zum Anpassen
einer Impedanz des Abwärts-Abschlusses
empfängt,
wenn ein Steuersignal zum Steuern einer Impedanzanpassung des Abwärts-Abschlusses
von dem separaten Anpassungscontroller eingegeben wird.
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Der
getrennte Anpassungscontroller enthält ferner: ein erstes NAND-Gatter,
welches an seinem ersten Eingang das Ausgangssignal des ersten Inverters
aufnimmt und an seinem zweiten Eingang ein Aufwärts-Anpassungsfreigabesignal
(Up-Update Enb) aufnimmt, wobei der Ausgang des ersten NAND-Gatters
mit dem ersten Latch verbunden ist; und ein zweites NAND-Gatter,
welches an seinem ersten Eingang das Ausgangssignal des zweiten
Inverters aufnimmt und an seinem zweiten Eingang ein Abwärts-Anpassungsfreigabesignal
(Down-Update Enb) empfängt
und der Ausgang des zweiten NAND-Gatters mit dem zweiten Latch verbunden
ist, wobei der Anpassungscontroller ein Steuersignal zum Steuern
einer Aufwärts-Anpassung
oder Abwärts-Anpassung lediglich
dann erzeugt, wenn der Pegel des externen Eingangssignals und das
Aufwärts-Anpassungsfreigabesignal
oder Abwärts-Anpassungsfreigabesignal
NAND verknüpft
sind (d.h. die NAND-Verknüpfung
eine logische Eins ergibt).
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Es
wird eine Impedanzanpassungsabschlußschaltung vorgesehen, welche
aufweist: Eine Empfängerschaltung
zum Aufnehmen eines externen Eingangssignals; ein separater Anpassungscontroller
mit: einem Inverter, der mit einem zweiten Latch verbunden ist;
einem Eingangspuffer, der an seinem Eingang mit einem Ausgang der
Emp fängerschaltung
und mit einem internen Taktsignal verbunden ist, um eine Vorbereitungs-
oder Haltezeit zu bestimmen, und dessen Ausgang mit einem ersten Latch
verbunden ist, dessen Ausgang wiederum mit dem Inverter verbunden
ist; einen ersten Latch zum Speichern einer Impedanzinformation
von dem programmierbaren Impedanz-Aufwärtscontroller; und einem zweiten
Latch zum Speichern einer Impedanzinformation von einem programierbaren
Impedanz-Abwärtscontroller,
wobei der separate Controller ein Aufwärts-Anpassungs- oder Abwärts-Anpassungssteuersignal
als Antwort auf einen Aufwärts-Pegel oder
einem Abwärts-Pegel
eines externen Eingangssignals, das durch die Empfängerschaltung
durchgeführt
wird, erzeugt wird, und dadurch separat eine Aufwärts- oder
Abwärts-Anpassung
einer Impedanz steuert; sowie eine Abschlußschaltung mit einem Aufwärts-Abschluß und einem
Abwärts-Abschluß, die mit
einem gemeinsamen externen Eingabesignal von der Transmitterschaltung
verbunden sind, wobei die Transmitterschaltung eine Impedanzinformation von
dem ersten Latch zum Anpassen einer Impedanz des Aufwärts-Abschlusses
aufnimmt, wenn ein Steuersignal zum Steuern einer Impedanzanpassung
des Aufwärts-Abschlusses
von dem separaten Anpassungscontroller eingegeben wird, und eine
Impedanzinformation von dem zweiten Latch aufnimmt, um eine Impedanz
des Abwärts-Abschlusses
anzupassen, wenn ein Steuersignal zum Steuern einer Impedanzanpassung
des Abwärts-Abschlusses
von dem separaten Anpassungscontroller eingegeben wird.
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Der
separate Anpassungscontroller weist ferner auf: Ein erstes NAND-Gatter,
das an seinem Eingang mit dem Ausgang des Eingangspuffers verbunden
ist und an seinem anderen Eingang mit einem Aufwärts-Anpassungsfreigabesignal,
das periodisch erzeugt wird, verbunden ist, und das an seinem Ausgang
mit dem ersten Latch verbunden ist; und ein zweites NAND-Gatter,
das an seinem Eingang mit dem Ausgang des Eingangspuffers verbunden
ist und an seinem anderen Eingang mit einem Abwärts-Anpassungsfreigabesignal, das periodisch
erzeugt wird, verbunden ist, und mit seinem Ausgang mit dem zweiten
Latch verbunden ist, wobei der Anpassungscontroller ein Steuersignal
zum Steuern einer Aufwärts-Anpassung
oder Abwärts-Anpassung erzeugt,
wenn der Pegel des externen Eingangssignals und des Aufwärts-Anpassungsfreigabesignals oder
des Aufwärts-Anpassungsfreigabesignals NAND
oder oder AND verknüpft
ist (d.h., die NAND- oder AND-Verknüpfung eine logische Eins liefert).
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Ebenso
wird ein Impedanzanpassungsverfahren für eine Abschlußschaltung
vorgesehen, die Aufwärts/Abwärts-Abschlüsse und
einen separaten Anpassungscontroller zum Erfassen des Abschlusses
aufweist, durch welchen ein minimaler Strom als Antwort auf einen
Pegel eines externen Eingabesignals fließt, wobei das Verfahren folgende
Schritte aufweist:
Bestimmen von Signalpegeln eines externen
Eingangssignals, um dadurch denjenigen Abschluß unter den Aufwärts- oder
Abwärts-Abschluß zu erfassen,
durch welchen ein minimaler Strom fließt; und
Anpassen der Impedanz
des erfaßten
Abschlusses, durch welchen ein minimaler Strom fließt.
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Gemäß einem
Aspekt der Erfindung, wird der Bestimmungsschritt während einer
Vorbereitungszeit oder einer Haltezeit und wenn ein periodisches
Anpassungsfreigabesignal vorhanden ist bzw. anliegt.
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KURZE BESC
HREIBUNG DER ZEICHNUNG
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Es
wird ein besseres Verständnis
der vorliegenden Erfindung erzielt, wenn die folgende detaillierte
Beschreibung der bevorzugten Ausführungsformen im Zusammenhang
mit der begleitenden Zeichnung betrachtet wird, in welcher:
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1 eine
Abschlußschaltung
für eine Hochgeschwindigkeitsübertragung
von Daten gemäß dem Stand
der Technik zeigt;
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2a eine
Wellenform ist, die einen Betrieb einer Abschlußschaltung bei einem Einschalt-Übergangszustand
darstellt;
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2b eine
Wellenform ist, die einen Betrieb einer Abschlußschaltung bei einem Ausschalt-Übergangszustand
darstellt;
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3a eine
Wellenform ist, die ein Störimpulssignal
bei einem Einschalt-Übergangszustand der
Abschlußschaltung
gemäß 2a darstellt;
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3b eine
Wellenform ist, die ein Störimpulssignal
in einem Ausschalt-Übergangszustand der
Abschlußschaltung ähnlich zu 2b darstellt;
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4a und 4b schematische
Ansichten sind, die ein Konzept zum separaten Impedanzanpassen darstellen;
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5 eine
schematische Ansicht ist, die eine Abschlußschaltung gemäß der vorliegenden
Erfindung zeigt;
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6 eine
schematische Ansicht ist, die eine Impedanzanpassungsvorrichtung
mit einer Abschlußschaltung
in Bezug zu separaten Pegeln von Eingangssignalen gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt;
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7 ein
Graph ist, der Kennlinien der Inverter, die in 6 gezeigt
sind, darstellt;
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8 eine
schematische Ansicht ist, die eine Impedanzanpassungsvorrichtung
für eine
Abschlußschaltung
in Bezug auf separate Pegel eines Eingangssignals gemäß einer
anderen Ausführungsform
der vorliegenden Erfindung zeigt;
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9 eine
schematische Ansicht ist, die eine Impedanzanpassungsvorrichtung
der Abschlußschaltung
in Bezug auf ein externes Signal gemäß einer weiteren anderen Ausführungsform
der vorliegenden Erfindung zeigt; und
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10 eine
schematische Ansicht ist, die eine Impedanzanpassungsvorrichtung
der Abschlußschaltung
in Bezug auf ein externes Signal gemäß einer anderen Ausführungsform
der vorliegenden Erfindung zeigt.
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DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
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Die
vorliegende Erfindung wird im Folgenden unter Bezugnahme auf die
beiliegende Zeichnung, in welcher bevorzugte Ausführungsformen
der vorliegenden Erfindung gezeigt sind, eingehender beschrieben.
Diese Erfindung kann jedoch in zahlreichen Formen ausgeführt sein
und sollte daher nicht als auf die hierin dargestellten Ausführungsformen beschränkt ausgelegt
werden; vielmehr werden diese Ausführungsformen vorgesehen, damit
die Offenbarung sorgfältig
und vollständig
ist und den Umfang der Erfindung dem Fachmann vollständig vermittelt. In
der Zeichnung werden in den einzelnen Figuren die gleichen Bezugszeichen
für die
gleichen Teile verwendet. Überdies
enthält
jede hier beschriebene und dargestellte Ausführungsform ebenso ihre Ausführungsform
mit komplementären
Leitungstyp.
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In
den 4a und 4b werden
schematische Schaltungen zur separaten Impedanzanpassung dargestellt.
Wenn der Transmitter 10 das Signal 'high' ausgibt,
ist gemäß 4a der
Strom I3, der in den Widerstand NR2 der Abwärts-Treiberschaltung der Abschlußschaltung 30 fließt, am größten, der Strom
I2, der in dem Widerstand R1 des Transmitters 10 fließt mittelgroß und der
Strom I2, der in dem Widerstand NR2, der Aufwärts-Treiberseite der Abschlußschaltung 30 fließt, am kleinsten.
Das Symbol 'N' steht für eine reelle
Zahl größer 1.
Falls die Abschlußimpedanz
der Aufwärts- Treiberseite einen
minimalen Stromfluß aufweist,
kann demgemäß die Signalverzerrung
minimiert werden.
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Wenn
im Gegensatz dazu der Transmitter 10 ein Signal 'low' ausgibt, ist gemäß 4b der
Strom I21, der in dem Widerstand NR11 der Aufwärts-Treiberseite der Abschlußschaltung 30 fließt, am größten, der
Strom I11, der in dem Widerstand R11 des Transmitters 10 fließt, mittelgroß, und der
Strom I31, der in dem Widerstand NR21 der Abwärts-Treiberseite der Abschlußschaltung 30 fließt, am kleinsten.
Das Symbol 'N' bedeutet eine reelle
Zahl größer 1.
Falls die Abschlußimpedanz
der Abwärts-Treiberseite einen
minimalen Stromfluß aufweist,
kann die Signalverzehrung minimiert werden.
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Falls
demzufolge die Impedanz für
den Aufwärts-Abschluß und den
Abwärts-Abschluß unterschiedliche
angepaßt
wird, kann das Systemrauschen minimiert werden.
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Das
heißt,
gemäß der vorliegenden
Erfindung, kann während
einer separaten Impedanzanpassung von jeder der Aufwärtstreiberseite
und Abwärtstreiberseite,
der Treiber, in welchen ein minimaler Strom fließt, unter Verwendung eines
externen Signals erfaßt
werden. Anschließend
wird die Impedanz derjenigen Treiberseite, in welcher ein minimaler
Strom fließt,
während
des Anpassens einer Impedanz gesteuert, wodurch die Signalverzerrung
und das Systemrauschen minimiert werden.
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5 ist
eine schematische Ansicht einer Abschlußschaltung gemäß der vorliegenden
Erfindung. Gemäß 5,
in welcher eine bevorzugte Ausführungsform
der Erfindung gezeigt wird, ist die Abschlußschaltung 30 in einen
Aufwärts-Abschluß 31,
welcher aus einer Vielzahl von Transistoren besteht, welche durch
die Steuersignale NAφ bis
NA4 gesteuert werden, und in einen Abwärts-Abschluß 33 aufgeteilt, der
aus einer Vielzahl von Transistoren besteht, die durch Steuersignale
NBφ bis
NB4 steuerbar sind. Der Betrieb und die Steuerung der Aufwärts-Abschlüsse und
Abwärts-Abschlüsse wird
aus der folgenden Beschreibung der Schaltungen und Zeichnung ersichtlich.
Die Aufwärts-Abschlüsse und Abwärts-Abschlüsse werden
zum Minimieren des Systemrauschens gesteuert und der Aufwärts-Abschluß 31 und
der Abwärts-Abschluß 33 werden
separat angesteuert.
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Gemäß einer
bevorzugten Ausführungsform der
vorliegenden Erfindung werden Aufwärts-Anspassungssteuersignale
(z.B. NAϕ bis NA4) oder Abwärts-Anpassungssteuersignale (z.B. NBϕ bis
NB4) ununterbrochen als Antwort auf einen Pegel des externen Eingangssignals
in einem Vorbereitungszeitraum (setup time) erzeugt, während ein
Impedanzcode, der in einer programmierbaren Impedanzsteuervorrichtung
erzeugt worden ist, gehalten wird.
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6 zeigt
eine Impedanzanpassungsvorrichtung der Abschlußschaltung mit Bezug auf Pegel von
Eingangssignalen gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung. Ein Anschlußstück bzw. Pad 200 entspricht
dem Pad 100, das bei dem Ausgang der Transmitterschaltung 10 in 5 gezeigt
ist. Der Ausgang des Pads ist mit dem Aufwärts-Abschluß 31 (Up-Terminator),
dem Abwärts-Abschluß 33 (Down-Terminator),
einem Empfänger 20,
einem Inverter IA und einem Inverter IB verbunden. Der Aufwärts-Abschluß 31 ist
mit einer Spannungsquelle VDDQ verbunden. Ferner ist der Aufwärts-Abschluß 31 mit
dem Latch 41 verbunden, der eine Impedanzinformation von
dem programmierbaren Impedanz-Aufwärtscontroller PIUC speichert.
Der Abwärts-Abschluß 33 ist
mit dem Latch 43 verbunden, der eine Impedanzinformation
von dem programmierbaren Impedanz-Abwärtscontroller PIDC speichert.
Die Inverter IA und IB sind mit den Latches 41 bzw. 43 verbunden.
Der Empfänger 20 ist ein
Komparator und ist mit einer Referenzspannung Vref verbunden. Hierbei
enthält
ein Aufwärts-Anpassungscontroller 50 den
Inverter IA und den Latch 41 und ein Abwärts-Anpassungscontroller 60 enthält den Inverter
IB und den Latch 43. Der Aufwärts-Anpassungscontroller 50 und
der Abwärts-Anpassungscontroller 60 wird
jeweils als separater Anpassungscontroller bezeichnet.
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Die
Impedanzanpassungsvorrichtung der Abschlußschaltung in 6 wird
mit Pegeln von Eingangssignalen wie folgt betrieben. Die Anpassungsimpedanzinformation
wird mit einem vorbestimmten Zyklus bzw. Takt zu dem programmierbaren
Impedanz- controller
PIUC oder PIDC gesandt, wobei die Anpassungsinformation in dem Latch 41 bzw.
dem Latch 43 gespeichert wird, und anschließend wird
die Impedanz des Aufwärts-Abschlusses 31 oder
des Abwärts-Abschlusses 33 durch
die Latches 41 und 43 als Antwort auf die Pegel
von externen Eingangssignalen angepaßt.
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Zu
diesem Zeitpunkt besitzen die Inverter IA und IB, die mit den Pads 200 verbunden
sind, die in 7 gezeigten Eigenschaften bzw.
Kennlinien. Wenn das externe Eingangssignal ein logisches 'high' erreicht, gibt der
Inverter IA eine Impedanzinformation zu dem Aufwärts-Abschluß 31 aus, um einen
minimalen Stromfluß zu
bewirken. Im Gegensatz dazu gibt der Inverter IB eine Impedanzinformation zu
dem Abwärts-Abschluß 33 aus,
in welchen ein minimaler Strom fließt, wenn das externe Eingangssignal
ein logisches ,low' ausreichend
erreicht. Somit wird die Aufwärts-Anpassung
oder Abwärts-Anpassung
als Antwort auf den logischen Pegel (z.B. 'high' und 'low' der externen Eingangssignale
separat gesteuert.
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Mit
anderen Worten, die separaten Aufwärts-Anpassungs- bzw. Abwärts-Anpassungscontroller 50 bzw. 60 bestimmen
Werte der externen Eingabesignale, um dadurch ein Steuersignal zum
Steuern der Aufwärts-Impedanzanpassung
oder Abwärts-Impedanzanpassung
zu erzeugen. Anschließend
wird das Steuersignal zu dem Aufwärts-Abschluß 31 oder dem Abwärts-Abschluß 33 übertragen.
Wenn das Steuersignal zum Steuern der Anpassung der Aufwärts-Impedanz
von dem Aufwärts-Anpassungscontroller 50 eingegeben
wird, wird der Aufwärts-Abschluß 31 mit
der Impedanzinformation versorgt, wodurch die Impedanz angepaßt wird.
Wenn das Steuersignal zum Steuern der Anpassung der Abwärts-Impedanz
von dem Abwärts-Anpassungscontroller 60 eingegeben
wird, wird der Abwärts-Abschluß 33 mit
einer Impedanzinformation versorgt, um dadurch die Impedanz anzupassen.
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Gemäß einer
bevorzugten Ausführungsform der
vorliegenden Erfindung wird während
der Haltezeitdauer ein Aufwärts-Anpassungssteuersignal
oder ein Abwärts-Anpassungssteuersignal
als Antwort auf einen Pegel des externen Eingangssignals kontinuierlich
erzeugt.
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8 zeigt
eine Impedanzanpassungsvorrichtung einer Abschlußschaltung mit Bezug zu separaten
Pegeln von Eingangssignalen gemäß einer
anderen bevorzugten Ausführungsform
der vorliegenden Erfindung. Pad 200 entspricht dem Pad,
das an dem Ausgang der Transmitterschaltung 10, die in 5 gezeigt
ist, gezeigt ist. Der Ausgang des Pads ist mit dem Aufwärts-Abschluß (Up-Terminator) 31, dem
Abwärts-Abschluß (Down-Terminator) 33 und einem
Empfänger 20 verbunden.
Der Aufwärts-Abschluß 31 ist
mit einer Spannungsquelle VDDQ und dem Latch 61 verbunden,
der eine Impedanzinformation von dem programmierbaren Impedanz-Aufwärtscontroller
PIUC speichert. Der Abwärts-Abschluß 33 ist
ebenso mit dem Latch 63 verbunden, der eine Impedanzinformation
von dem programmierbaren Impedanz-Abwärtscontroller PIDC speichert.
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Gemäß eines
bevorzugten Aspekts der vorliegenden Erfindung ist der Empfänger 20 ein
Komparator und ist mit der Referenzspannung Vref verbunden. Der
Ausgang des Empfängers 20 ist
mit dem Eingangspuffer 70 verbunden. Der Ausgang des Eingangspuffers 70 ist
mit dem Latch 61 verbunden. Ferner ist der Ausgang des
Eingangspuffers 70 mit dem Inverter 65 verbunden.
Das invertierte Signal des Ausgangs des Eingangspuffers 70 ist
mit dem Latch 63 verbunden.
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Gemäß einem
anderen bevorzugten Aspekt der Erfindung ist der Puffer 70 ein
Komparator und empfängt
ein internes Taktsignal Klatch. Ein separater Anpassungscontroller 80 weist
den Latch 6i, den Latch 63 und den Eingangspuffer 70 auf.
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Die
Impedanzanpassungsvorrichtung der Abschlußschaltung in 8 arbeitet
mit Pegeln von Eingangssignalen, wie folgt. Die angepaßte Impedanzinformation
wird in einem vorbestimmten Zyklus bzw. Takt zu dem programmierbaren
Impedanz-Aufwärtscontroller
PIUC oder dem programmierbaren Impedanzabwärtscontroller PIDC gesandt,
und die angepaßte
Information wird in dem Latch 61 bzw. dem Latch 63 gespeichert.
Ein externes Eingangssignal, das durch das Pad eingegeben wird,
durchläuft den
Empfänger 20.
Das externe Eingangssignal wird in Antwort auf das interne Taktsignal
Klatch in dem Eingangspuffer 70 gehalten. Anschließend wird
das externe Eingangssignal zu dem Latch 61 und dem Latch 63 gemäß einem
Pegel (aufwärts
oder abwärts)
des externen Eingangssignals eingegeben. Die Impedanzinformation,
die in dem Latch 61 oder dem Latch 63 gespeichert
ist, wird zu dem Aufwärts-Abschluß 31 oder
dem Abwärts-Abschluß 33 in Übereinstimmung
mit dem Eingangsmuster übermittelt
und dadurch die Impedanz angepaßt.
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Auf
diese Art und Weise wird das Aufwärts-Anpassungssteuersignal
oder das Abwärts-Anpassungssteuersignal
in Antwort auf das externe Eingangssignal bei jeder Haltezeit, während welcher
ein internes Taktsignal auftauchen kann erzeugt, und dem entsprechend
wird die Abwärts-Anpassung
oder Aufwärts-Anpassung
der Impedanz separat gesteuert, wodurch die Signalverzerrung verhindert
wird.
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Mit
anderen Worten, der separate Anpassungscontroller 80 bestimmt
die Pegel der externen Eingangssignale, um dadurch ein Steuersignal
zu erzeugen, das die Aufwärts-Impedanzanpassung
oder Abwärts-Impedanzanpassung
einer Abschlußschaltung,
in welcher ein minimaler Strom fließt, steuert und überträgt das Steuersignal
zu dem Aufwärts-Abschluß 31 oder
dem Abwärts-Abschluß 33.
Wenn das Steuersignal zum Steuern der Aufwärts-Impedanzanpassung von dem
separaten Anpassungscontroller 80 eingegeben wird, wird
der Aufwärts-Abschluß 31 mit
einer Impedanzinformation versorgt, und dadurch die Impedanz angepaßt. Wenn
das Steuersignal zum Steuern der Abwärts-Impedanzanpassung von dem separaten
Anpassungscontroller 80 eingegeben wird, wird der Abwärts-Abschluß 33 mit
einer Impedanzinformation versorgt, um dadurch die Impedanz anzupassen.
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Gemäß einer
bevorzugten Ausführungsform der
vorliegenden Erfindung wird ein Aufwärts-Anpassungs- oder Abwärts-Anpassungssteuersignal
lediglich dann ununterbrochen erzeugt, wenn ein Aufwärts-Anpassungsfreigabesignal
(Up-Update Enb) oder ein Abwärts-Anpassungsfreigabesignal (Down-Update
Enb), welche periodisch erzeugt werden, einem Pegel eines externen
Eingangssignals bei seiner vorbestimmten Bedingung entspricht.
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9 zeigt
eine Impedanzanpassungsvorrichtung der Abschlußschaltung in Übereinstimmung mit
einem externen Signal gemäß einer
anderen Ausführungsform
der vorliegenden Erfindung.
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Pad 200 entspricht
dem Pad 100, das an dem Ausgang der Transmitterschaltung 10,
wie in 5 gezeigt ist, gezeigt ist. Der Ausgang des Pads ist
mit dem Aufwärts-Abschluß 31,
dem Abwärts-Abschluß 33,
dem Empfänger 20,
dem Inverter IA und dem Inverter IB verbunden. Der Aufwärts-Abschluß 31 ist
mit der Spannungsquelle VDDQ verbunden und ist mit dem Latch 91 verbunden,
der eine Impedanzinformation von dem programmierbaren Impedanz-Aufwärtscontroller
PUIC speichert. Der Abwärts-Abschluß 33 ist
ebenso mit dem Latch 93 verbunden, der eine Impedanzinformation
von dem programmierbaren Impedanz-Abwärtscontroller PIDC speichert.
Die Inverter IA und IB sind mit den NAND-Gattern NAND1 bzw. NAND2
verbunden. Der andere Eingang des NAND-Gatters NANDl ist mit dem
Aufwärts-Anpassungsfreigabesignal
verbunden und der Ausgang des NAND-Gatters NAND1 ist mit dem Latch 91 verbunden.
Der andere Eingang des NAND-Gatters NAND2 ist mit dem Abwärts-Anpassungsfreigabesignal
verbunden und der Ausgang des NAND-Gatters NAND2 ist mit dem Latch 93 verbunden.
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Gemäß einem
bevorzugten Aspekt der vorliegenden Erfindung ist der Empfänger 20 ein
Komparator und ist mit einer Referenzspannung Vref verbunden. Ein
Aufwärts-Anpassungscontroller 90 enthält den Inverter
IA, das NAND-Gatter NAND1 und den Latch 91. Ein Abwärts-Anpassungscontroller 100 enthält den Inverter
IB, das NAND-Gatter
NAND2 und den Latch 93.
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Die
Impedanzanpassungsvorrichtung der Abschlußschaltung mit dem externen
Eingangssignal, Aufwärts-Anpassungsfreigabesignal
und Abwärts-Anpassungsfreigabesignal,
wie in 9 gezeigt, baut auf der Impedanzanpassungsvorrichtung der
Abschlußschaltung,
wie in 6 gezeigt, auf, bei welcher ein Anpassen in Antwort
zu einem externen Eingabesignal ununterbrochen durchgeführt wird. Diese
Vorrichtung erzeugt ein Aufwärts-Anpassungsfreigabesignal
und ein Abwärts- Anpassungsfreigabesignal
mit einer vorbestimmten Intervallzeit in einem Chip, um ein Anpassen
lediglich dann durchzuführen,
wenn die erzeugten Signale mit einem Pegel eines externen Signals
eine NAND-Verknüpfung
erfüllen,
wodurch die Systembelastung verringert wird. Mit anderen Worten,
der Aufwärts-Anpassungscontroller 90 und
der Abwärts-Anpassungscontroller 100 bestimmen
Pegel des externen Eingangssignals, um dadurch ein Steuersignal
zum Steuern der Aufwärts-Impedanzanpassung
oder der Abwärts-Impedanzanpassung
zu erzeugen und das erzeugte Signal zu dem Aufwärts-Abschluß 31 oder dem Abwärts-Abschluß 33 zu übertragen.
Der Aufwärts-Abschluß 31 wird
mit einer Impedanzinformation aus dem Steuersignal zum Steuern der
Aufwärts-Impedanzanpassung
versorgt, das von dem Aufwärts-Anpassungscontroller
ausgegeben wird, wodurch eine Impedanzanpassung ausgeführt wird.
Der Abwärts-Abschluß 33 wird
mit einer Impedanzinformation aus dem Steuersignal zum Steuern der
Abwärts-Impedanzanpassung
versorgt, die von dem Abwärts-Anpassungscontroller 100 ausgegeben wird,
wodurch eine Impedanzanpassung durchgeführt wird.
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In 10 wird
eine Impedanzanpassungsvorrichtung der Abschlußschaltung, die in Übereinstimmung
mit einem externen Signal betrieben wird, gemäß einer anderen Ausführungsform
der vorliegenden Erfindung gezeigt.
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Das
Schaltdiagramm stellt die Impedanzanpassungsvorrichtung der Abschlußschaltung
dar, die in Antwort auf ein externes Eingangssignal und einem Freigabesignal,
das periodisch zu jeder Haltezeit erzeugt wird, betrieben wird.
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Das
Pad 200 entspricht dem Pad 100, das bei dem Ausgang
der Transmitterschaltung 10 in 1 gezeigt
ist. Der Ausgang des Pads ist mit dem Aufwärts-Abschluß 31, dem Abwärts-Abschluß 33 und
einem Empfänger 20 verbunden.
Der Aufwärts-Abschluß 31 ist
mit dem Latch 111 verbunden, der eine Impedanzinformation
von dem programmierbaren Impedanz-Aufwärtscontroller PIUC speichert.
Der Abwärts-Abschluß 33 ist
mit dem Latch 113 verbunden, der eine Impedanzinformation
von dem programmierbaren Impedanz-Abwärtscontroller PIDC speichert.
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Gemäß einem
bevorzugten Aspekt der vorliegenden Erfindung ist der Empfänger 20 ein
Komparator und ist mit einer Referenzspannung Vref verbunden. Der
Ausgang des Empfängers 20 ist
mit dem Eingangspuffer 120 verbunden, der mit einem internen
Taktsignal Klatch verbunden. Der Ausgang des Eingangspuffers 120 ist
mit dem Eingang des NAND-Gatters NAND11 und dem NAND-Gatter NAND21
verbunden. Der andere Eingang des NAND-Gatters NAND11 ist mit dem
Aufwärts-Anpassungsfreigabesignal
verbunden und der Ausgang des NAND-Gatters NAND11 ist mit dem Latch 111 verbunden.
Der andere Eingang des NAND-Gatters NAND21 ist mit dem Abwärts-Anpassungsfreigabesignal
verbunden, und der Ausgang des NAND-Gatters NAND21 ist mit dem Inverter 115 verbunden,
und der Ausgang des Inverter 115 ist mit dem Latch 113 verbunden.
Hierbei besteht der Anpassungscontroller 130 aus dem Latch 111,
dem Latch 113, den NAND-Gattern NAND11 und NAND21, dem
Inverter 115 und dem Eingangspuffer 120. Der.
Inverter 115 und das NAND-Gatter NAND21 können durch
ein AND-Gatter ersetzt werden.
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Die
Impedanzanpassungsvorrichtung der Abschlußschaltung, die in 10 gezeigt
ist, wird in Antwort auf das externe Signal in ähnlicher Weise beschrieben,
wie die Impedanzanpassungsvorrichtung der Abschlußschaltung,
die in 9 gezeigt ist.
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Die
Vorrichtung erzeugt das Aufwärts-Anpassungsfreigabesignal
und das Abwärts-Anpassungsfreigabesignal
mit einem vorbestimmten Zeitintervall in einem Chip, um ein Anpassen
lediglich dann auszuführen,
wenn die erzeugten Signale mit einem Pegel eines externen Signals
eine NAND-Verknüpfung
oder eine AND-Verknüpfung
erfüllen,
wodurch die Aufwärts-Impedanzanpassung
und die Abwärts-Impedanzanpassung
separat gesteuert wird und die Systembelastung verringert wird.
Mit anderen Worten, der Anpassungscontroller 130 erfaßt einen
Pegel des externen Eingangssignals, um danach ein Steuersignal zum
Steuern der Aufwärts-Impedanzanpassung
oder der Abwärts-Impedanzanpassung zu
erzeugen und das erzeugte Signal im Aufwärts-Abschluß 31 oder dem Abwärts-Abschluß 33 zu übertragen.
Der Aufwärts-Abschluß 31 wird
mit einer Impedanzinformation aus dem Steuersignal zum Steuern der
Abwärts-Impedanzanpassung
versehen, daß von
dem Anpassungscon troller 130 ausgegeben wird, wodurch eine
Impedanzanpassung durchgeführt
wird. Der Abwärts-Abschluß 33 wird
mit einer Impedanzinformation aus dem Steuersignal zum Steuern der
Abwärts-Impedanzanpassung
versehen, daß von
dem Anpassungscontroller 130 ausgegeben wird, um dadurch
eine Impedanzanpassung auszuführen.
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Die
vorhergehenden bevorzugten Ausführungsformen
der vorliegenden Erfindung sind in einer derartigen Art und Weise
entworfen, daß die
Abschlußschaltung
in einen Aufwärts-Abschluß und einem
Abwärts-Abschluß aufgeteilt
wird, wobei die Impedanz desjenigen Abschlusses unter den Aufwärts-Abschluß und dem
Abwärts-Abschluß aufgrund
eines externen Signals angepaßt
wird, in welchen ein minimaler Strom fließt. Demgemäß wird die Impedanzanpassung
des Aufwärts-Abschlusses
und des Abwärts-Abschlusses getrennt
gesteuert.
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Als
ein Beispiel für
eine andere als die zuvor erwähnte
Ausführungsform
der vorliegenden Erfindung, kann ein Stromkomperator mit jedem der
Aufwärts-
bzw. Abwärts-Abschlüsse verbunden
werden, um dadurch denjenigen Abschluß unter den Abschlüssen zu
erfassen, in welchen einer minimaler Strom fließt, und dadurch die Impedanzanpassung für jeden
der Aufwärts-
und Abwärts-Abschlüsse durchzuführen. Der
detaillierte Aufbau dieser Schaltung ist weggelassen worden.
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Gemäß der vorliegenden
Erfindung besteht ein Vorteil darin, daß die Impedanzanpassung des Abschlusses
getrennt gesteuert werden kann, um das Auftreten von Systemrauschen
zu verringern. Da die Impedanzanpassung des Abschlusses separat
in jedem von dem Aufwärts-
und Abwärts-Abschluß separat
gesteuert wird, kann außerdem
die Impedanzanpassung nur periodisch oder nur während eines vorbestimmten Zeitraums
durchgeführt
werden, beispielsweise einer Vorbereitungszeit (setup) oder einer
Haltezeit, wodurch das Auftreten des Systemrauschen minimiert wird.
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Obgleich
die vorliegende Erfindung hierin unter Bezugnahme auf die Zeichnung
beschrieben worden ist, ist es ersichtlich, daß die vorliegende Erfindung
nicht auf diese genauen Ausführungsformen beschränkt ist,
sondern daß zahlreiche
andere Veränderun gen
und Modifikationen durch den Fachmann dabei durchgeführt werden
können,
ohne von dem Umfang oder Inhalt der vorliegenden Erfindung abzuweichen.
Alle diese Änderungen
und Modifikationen werden als innerhalb des Umfangs der Erfindung,
wie er durch die beigefügten
Ansprüche
definiert ist, liegend betrachtet.