JP2897672B2 - 信号伝送回路 - Google Patents
信号伝送回路Info
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- JP2897672B2 JP2897672B2 JP7020952A JP2095295A JP2897672B2 JP 2897672 B2 JP2897672 B2 JP 2897672B2 JP 7020952 A JP7020952 A JP 7020952A JP 2095295 A JP2095295 A JP 2095295A JP 2897672 B2 JP2897672 B2 JP 2897672B2
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- circuit
- signal
- push
- transmission circuit
- terminating resistor
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Landscapes
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【０００１】
【産業上の利用分野】本発明は信号伝送回路に関し、特
にドライバとレシーバにより信号の送受を行うディジタ
ル信号線の終端回路に関する。
にドライバとレシーバにより信号の送受を行うディジタ
ル信号線の終端回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路において、ドライ
バとレシーバにより信号の送受を行う場合、図４に示す
ように、レシーバ３側の入力端にインピーダンス整合の
ため、終端抵抗器４が接続されるが、この終端抵抗器４
は信号線２とアースとの間に接続されている。
バとレシーバにより信号の送受を行う場合、図４に示す
ように、レシーバ３側の入力端にインピーダンス整合の
ため、終端抵抗器４が接続されるが、この終端抵抗器４
は信号線２とアースとの間に接続されている。
【０００３】
【発明が解決しようとする課題】前記従来の信号伝送回
路では、終端抵抗器４が信号線２とアースとの間に接続
されているため、ディジタル信号を伝送するとその信号
の直流成分が終端抵抗器に流れることになり、電力損失
を生じるという問題があった。
路では、終端抵抗器４が信号線２とアースとの間に接続
されているため、ディジタル信号を伝送するとその信号
の直流成分が終端抵抗器に流れることになり、電力損失
を生じるという問題があった。
【０００４】また、この電力損失を補うためドライバ側
の駆動能力を大きくとらなければならないという問題が
あった。
の駆動能力を大きくとらなければならないという問題が
あった。
【０００５】本発明は上記問題点に鑑みてなされたもの
であって、インピーダンス整合用の終端抵抗器を備えた
信号伝送回路において、終端抵抗器に流れる信号の直流
成分による消費電力を削減する信号伝送回路を提供する
ことを目的とする。
であって、インピーダンス整合用の終端抵抗器を備えた
信号伝送回路において、終端抵抗器に流れる信号の直流
成分による消費電力を削減する信号伝送回路を提供する
ことを目的とする。
【０００６】なお、例えば特開平２−１４６８４３号公
報には、図４に示した前記従来の信号伝送回路における
上記問題点を解決するために、信号線を終端抵抗器の一
端と平均値整流回路の入力とに接続し、平均値整流回路
の出力を等価的電圧制御電圧源の入力に接続し、等価的
電圧制御電圧源の出力を終端抵抗器の他端に接続した、
信号線の終端回路が提案されおり、終端抵抗器を信号線
と信号の直流成分に等しい低インピーダンスの電圧源の
出力との間に接続することにより、終端抵抗器における
直流成分の電力損失を解消する構成が開示されている。
しかしながら、以下の説明で明らかとされるように、本
発明は、前記特開平２−１４６８４３号公報に開示され
た回路構成とは全く相違した設計方式により、例えば１
００ＭＨｚを越える高速ディジタル信号の伝送を実現す
るものである。
報には、図４に示した前記従来の信号伝送回路における
上記問題点を解決するために、信号線を終端抵抗器の一
端と平均値整流回路の入力とに接続し、平均値整流回路
の出力を等価的電圧制御電圧源の入力に接続し、等価的
電圧制御電圧源の出力を終端抵抗器の他端に接続した、
信号線の終端回路が提案されおり、終端抵抗器を信号線
と信号の直流成分に等しい低インピーダンスの電圧源の
出力との間に接続することにより、終端抵抗器における
直流成分の電力損失を解消する構成が開示されている。
しかしながら、以下の説明で明らかとされるように、本
発明は、前記特開平２−１４６８４３号公報に開示され
た回路構成とは全く相違した設計方式により、例えば１
００ＭＨｚを越える高速ディジタル信号の伝送を実現す
るものである。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明の信号伝送回路は、信号線を終端抵抗の一端
と反転バッファを介してＣＭＯＳトランジスタからなる
プッシュプル回路の入力端に接続すると共に、前記終端
抵抗の他端を前記プッシュプル回路の出力端とレシーバ
回路の入力端に接続してなることを特徴とする。
め、本発明の信号伝送回路は、信号線を終端抵抗の一端
と反転バッファを介してＣＭＯＳトランジスタからなる
プッシュプル回路の入力端に接続すると共に、前記終端
抵抗の他端を前記プッシュプル回路の出力端とレシーバ
回路の入力端に接続してなることを特徴とする。
【０００８】また、本発明においては、前記プッシュプ
ル回路の電源電圧を前記信号線に入力される入力信号の
振幅電圧よりも大としたことを特徴とする。
ル回路の電源電圧を前記信号線に入力される入力信号の
振幅電圧よりも大としたことを特徴とする。
【０００９】本発明においては、反転バッファとＣＭＯ
Ｓプッシュプル回路とは終端抵抗を帰還抵抗とする正帰
還構成をとっている。
Ｓプッシュプル回路とは終端抵抗を帰還抵抗とする正帰
還構成をとっている。
【００１０】
【作用】本発明によれば、伝送回路の入力端はインピー
ダンス整合のための終端抵抗器を介して正帰還回路を構
成し、ＣＭＯＳトランジスタからなるプッシュプル回路
の入力端に接続することにより、終端抵抗器に流れる伝
送信号の直流成分を遮断し、電力消費を削減している。
ダンス整合のための終端抵抗器を介して正帰還回路を構
成し、ＣＭＯＳトランジスタからなるプッシュプル回路
の入力端に接続することにより、終端抵抗器に流れる伝
送信号の直流成分を遮断し、電力消費を削減している。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】
【実施例１】図１は本発明の第１の実施例の回路構成を
示している。
示している。
【００１３】図１を参照して、ドライバ回路１が送信し
た信号は、信号線２を通してレシーバ回路３で受信さ
れ、インピーダンス整合のため、レシーバ入力端に終端
抵抗器４が接続されている。すなわち、信号線２は終端
抵抗器４の一端に接続されると共に、インバータ５を介
してＣＭＯＳトランジスタからなるプッシュプル回路
（「ＣＭＯＳプッシュプル回路」という）６の入力端に
接続されている。そして、終端抵抗器４の他端はレシー
バ回路３の内部回路に接続されると共に、ＣＭＯＳプッ
シュプル回路６の出力端に接続されている。
た信号は、信号線２を通してレシーバ回路３で受信さ
れ、インピーダンス整合のため、レシーバ入力端に終端
抵抗器４が接続されている。すなわち、信号線２は終端
抵抗器４の一端に接続されると共に、インバータ５を介
してＣＭＯＳトランジスタからなるプッシュプル回路
（「ＣＭＯＳプッシュプル回路」という）６の入力端に
接続されている。そして、終端抵抗器４の他端はレシー
バ回路３の内部回路に接続されると共に、ＣＭＯＳプッ
シュプル回路６の出力端に接続されている。
【００１４】インバータ５とＣＭＯＳプッシュプル回路
６とは終端抵抗器４を帰還抵抗とする正帰還構成をとっ
ている。これにより、信号線２を流れる伝送信号の直流
成分を遮断することができ、全体の電力消費を削減でき
る。
６とは終端抵抗器４を帰還抵抗とする正帰還構成をとっ
ている。これにより、信号線２を流れる伝送信号の直流
成分を遮断することができ、全体の電力消費を削減でき
る。
【００１５】次に、図２を参照して、本実施例の伝送回
路のＡＣ特性を説明する。
路のＡＣ特性を説明する。
【００１６】図２は、０．５５μｍルールのＣＭＯＳト
ランジスタで電源電圧を３．３Ｖとした場合（周囲温度
２５℃）の本実施例の伝送回路の回路シミュレーション
によるＡＣ解析結果を示す図であり、横軸は周波数、縦
軸は電圧及びデシベルを表わし、各周波数の入力信号
（入力電圧）に対する伝送回路の出力特性（出力電圧）
を示している。また出力電圧は虚数部とゲイン（デシベ
ル表示）としても表わされている。
ランジスタで電源電圧を３．３Ｖとした場合（周囲温度
２５℃）の本実施例の伝送回路の回路シミュレーション
によるＡＣ解析結果を示す図であり、横軸は周波数、縦
軸は電圧及びデシベルを表わし、各周波数の入力信号
（入力電圧）に対する伝送回路の出力特性（出力電圧）
を示している。また出力電圧は虚数部とゲイン（デシベ
ル表示）としても表わされている。
【００１７】図２を参照して、本実施例に係る伝送回路
においては、レシーバ回路３への入力信号の周波数を１
ＭＨｚ〜１ＧＨｚとしたときでも、正帰還回路特有の発
振現象は見られないことが確認される。
においては、レシーバ回路３への入力信号の周波数を１
ＭＨｚ〜１ＧＨｚとしたときでも、正帰還回路特有の発
振現象は見られないことが確認される。
【００１８】
【実施例２】次に、本発明の第２の実施例について、図
３を参照して説明する。
３を参照して説明する。
【００１９】本実施例においては、前記第１の実施例に
おけるＣＭＯＳトランジスタからなるプッシュプル回路
６の電源電圧を入力信号の電圧振幅よりも大きくとって
いる。例えば、入力信号の振幅電圧の最大値を３．３Ｖ
とした場合、ＣＭＯＳプッシュプル回路６の電源電圧を
５．０Ｖとする。これにより、出力電圧のノイズマージ
ンを大きくとることができる。
おけるＣＭＯＳトランジスタからなるプッシュプル回路
６の電源電圧を入力信号の電圧振幅よりも大きくとって
いる。例えば、入力信号の振幅電圧の最大値を３．３Ｖ
とした場合、ＣＭＯＳプッシュプル回路６の電源電圧を
５．０Ｖとする。これにより、出力電圧のノイズマージ
ンを大きくとることができる。
【００２０】
【発明の効果】以上説明したように本発明は、伝送回路
の入力端においてインピーダンス整合のための終端抵抗
器を介して正帰還回路を構成し、ＣＭＯＳトランジスタ
からなるプッシュプル回路に接続することにより、信号
線を流れる伝送信号の直流成分を遮断し、電力消費を大
幅に削減するという効果を有する。また、本発明は簡易
な回路構成により、高速ディジタル信号の伝送に対処で
きるという利点を有する。
の入力端においてインピーダンス整合のための終端抵抗
器を介して正帰還回路を構成し、ＣＭＯＳトランジスタ
からなるプッシュプル回路に接続することにより、信号
線を流れる伝送信号の直流成分を遮断し、電力消費を大
幅に削減するという効果を有する。また、本発明は簡易
な回路構成により、高速ディジタル信号の伝送に対処で
きるという利点を有する。
【図１】本発明の第１の実施例の構成を示す回路図であ
る。
る。
【図２】本発明の第１の実施例のＡＣ特性を説明するた
めのシミュレーション結果を示す図である。
めのシミュレーション結果を示す図である。
【図３】本発明の第２の実施例の構成を示す回路図であ
る。
る。
【図４】従来の伝送回路におけるレシーバ側の入力端部
を示す回路図である。
を示す回路図である。
１ ドライバ回路 ２ 信号線 ３ レシーバ（内部）回路 ４ 終端抵抗器 ５ インバータ ６ ＣＭＯＳプッシュプル回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 25/02 G06F 3/00 H03K 19/0175
Claims (3)
- 【請求項１】信号線を終端抵抗の一端と反転バッファを
介してＣＭＯＳトランジスタからなるプッシュプル回路
の入力端に接続すると共に、前記終端抵抗の他端を前記
プッシュプル回路の出力端とレシーバ回路の入力端に接
続してなることを特徴とする信号伝送回路。 - 【請求項２】前記プッシュプル回路の電源電圧を前記信
号線に入力される入力信号の振幅電圧よりも大としたこ
とを特徴とする請求項１記載の信号伝送回路。 - 【請求項３】前記信号線にはドライバ回路を介してディ
ジタル信号が入力されることを特徴とする請求項１記載
の信号伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7020952A JP2897672B2 (ja) | 1995-01-13 | 1995-01-13 | 信号伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7020952A JP2897672B2 (ja) | 1995-01-13 | 1995-01-13 | 信号伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08195775A JPH08195775A (ja) | 1996-07-30 |
| JP2897672B2 true JP2897672B2 (ja) | 1999-05-31 |
Family
ID=12041534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7020952A Expired - Lifetime JP2897672B2 (ja) | 1995-01-13 | 1995-01-13 | 信号伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2897672B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100410536B1 (ko) * | 2001-02-05 | 2003-12-18 | 삼성전자주식회사 | 터미네이션 회로의 임피던스 업데이트 장치 및 방법 |
| GB2379369B (en) * | 2001-08-29 | 2005-06-29 | Zarlink Semiconductor Inc | Subband echo location and double-talk detection in communication systems |
| US7394282B2 (en) * | 2006-06-28 | 2008-07-01 | Intel Corporation | Dynamic transmission line termination |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2665517B2 (ja) * | 1989-09-29 | 1997-10-22 | 株式会社日立製作所 | 終端回路 |
| JPH0661836A (ja) * | 1992-08-05 | 1994-03-04 | Fujitsu Ltd | 終端回路及び波形整形回路 |
-
1995
- 1995-01-13 JP JP7020952A patent/JP2897672B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08195775A (ja) | 1996-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990209 |