ITMI20101081A1 - Dispositivo di memoria non volatile con circuito di riconnessione - Google Patents

Description

DESCRIZIONE

La soluzione in accordo con una o più forme di realizzazione della presente invenzione riguarda il settore dell’elettronica. Più specificamente, tale soluzione riguarda dispositivi di memoria non-volatile.

I dispositivi di memoria non-volatile sono utilizzati in qualsivoglia applicazione che richiede l’immagazzinamento di cifre binarie (o bit) di informazioni che devono essere mantenute anche quando i dispositivi di memoria non sono alimentati.

Tipicamente, ogni dispositivo di memoria non-volatile comprende una matrice di celle di memoria, ciascuna delle quali à ̈ dotata di vari terminali di controllo che sono connessi a diverse linee di polarizzazione della matrice; tali linee di polarizzazione possono essere polarizzate a diversi valori di tensione così da poter effettuare corrispondenti operazioni sulle celle di memoria selezionate (ad esempio, programmazione, cancellazione, lettura, verifica).

I dispositivi di memoria non-volatile sono solitamente interessati da un numero elevato di operazioni, con conseguenti possibili difficoltà di gestione delle stesse; per questo motivo, tipicamente, i dispositivi di memoria non-volatile comprendono al loro interno anche un blocco di gestione (ad esempio, un microcontrollore) in grado di gestire e sincronizzare tra loro queste operazioni.

Tuttavia, una tale implementazione del dispositivo di memoria non-volatile può presentare inconvenienti tali da precluderne un impiego in applicazioni che necessitano di prestazioni elevate (come le applicazioni di elettronica per autoveicoli, o automotive); in particolare, i dispositivi di memoria non-volatile presentano criticità in specifiche condizioni operative che richiedono una riconnessione tra i terminali di controllo delle loro celle di memoria.

Ad esempio, ciò può verificarsi qualora una cella di memoria venga sottoposta ad un’operazione di verifica del bit scritto nella cella di memoria dopo un’operazione di programmazione effettuata sulla stessa. Infatti, l’operazione di programmazione tipicamente richiede di polarizzare uno dei terminali di controllo ad una tensione molto elevata (ad esempio, 8V) ed un altro dei terminali di controllo ad una tensione inferiore (ad esempio, 4V), mentre l’operazione di verifica richiede che entrambi i terminali di controllo siano polarizzati alla medesima tensione (ad esempio, ancora 4V); di conseguenza, la riconnessione tra i terminali di controllo (ovvero, tra le corrispondenti linee di polarizzazione) dopo l’operazione di programmazione à ̈ necessaria al fine di garantire una efficiente operazione di verifica successiva.

Tuttavia, nella maggior parte delle condizioni operative la riconnessione non può essere effettuata cortocircuitando tra loro le l inee di polarizzazione (riconnessione fisica o “hard†); infatti, in caso di differenza di tensione elevata tra tali linee di polarizzazione (come nell’esempio di cui sopra), una corrente di cortocircuito eccessiva potrebbe scorrere nel dispositivo di memoria non volatile, causandone la rottura.

Nello stato della tecnica tale operazione viene invece tipicamente gestita dal microcontrollore, il quale implementa una riconnessione controllata (detta riconnessione “soft†); in particolare, fintanto che la differenza di tensione tra le linee di polarizzazione à ̈ superiore ad un predeterminato valore limite (oltre il quale la corrente di cortocircuito a seguito di una riconnessione fisica sarebbe dannosa per il dispositivo di memoria non volatile), il microcontrollore esegue una scarica delle linee di polarizzazione, così da portarle alla medesima tensione; a questo punto, il microcontrollore può eseguire senza alcun rischio un’equalizzazione di tali linee di polarizzazione, ovvero una riconnessione fisica.

Tuttavia, la riconnessione delle linee di polarizzazione à ̈ eseguita interamente dal microcontrollore mediante un algoritmo dedicato, il quale à ̈ caricato all’interno di una sua memoria di lavoro. Ciò causa una sostanziale impossibilità di agire su parametri della scarica (ad esempio, una sua velocità). Inoltre, tale algoritmo comporta un aumento di istruzioni che il microcontrollore deve eseguire per implementare la riconnessione; ciò comporta uno spreco non trascurabile di tempo, ed in definitiva un rallentamento del funzionamento del dispositivo di memoria nonvolatile.

In termini generali, la soluzione in accordo con una o più forme di realizzazione della presente invenzione à ̈ basata sull’idea di implementare all’interno del dispositivo di memoria non-volatile un circuito elettronico di riconnessione. In particolare, uno o più aspetti della soluzione in accordo con specifiche forme di realizzazione dell’invenzione sono indicati nelle rivendicazioni indipendenti, con caratteristiche vantaggiose della stessa soluzione che sono indicate nelle rivendicazioni dipendenti (il cui testo à ̈ incorporato nella presente alla lettera per riferimento).

Più specificamente, un aspetto della soluzione in accordo con una forma di realizzazione della presente invenzione propone un dispositivo di memoria nonvolatile programmabile elettricamente. Il dispositivo di memoria comprende una pluralità di celle di memoria, una pluralità di linee per polarizzare selettivamente le celle di memoria, mezzi di riconnessione per riconnettere una coppia di linee selezionate a tensioni diverse, ed un controllore per controllare il dispositivo di memoria. Nella soluzione in accordo con una forma di realizzazione dell’invenzione, i mezzi di riconnessione comprendono un circuito di scarica per scaricare una delle linee selezionate alla tensione maggiore in valore assoluto, un circuito di equalizzazione per equalizzare le linee selezionate, un circuito comparatore per misurare un’indicazione di una differenza di tensione tra le linee selezionate, ed un circuito di valutazione che risponde ad un segnale di abilitazione dal controllore per attivare il circuito di scarica finché un valore assoluto della differenza di tensione à ̈ superiore ad un valore di soglia e per disabilitare il circuito discarica ed abilitare il circuito di equalizzazione quando il valore assoluto della differenza di tensione raggiunge il valore di soglia.

Un altro aspetto della soluzione in accordo con una forma di realizzazione della presente invenzione propone un corrispondente metodo di riconnessione (con le stesse caratteristiche vantaggiose recitate nelle rivendicazioni dipendenti per il dispositivo di memoria che si applicano mutatis mutandis al metodo).

La soluzione in accordo con una o più forme di realizzazione dell'invenzione, come pure ulteriori caratteristiche ed i relativi vantaggi, sarà meglio compresa con riferimento alla seguente descrizione dettagliata, data puramente a titolo indicativo e non limitativo, da leggersi congiuntamente alle figure allegate (in cui elementi corrispondenti sono indicati con riferimenti uguali o simili e la loro spiegazione non à ̈ ripetuta per brevità). A tale riguardo, à ̈ espressamente inteso che le figure non sono necessariamente in scala (con alcuni particolari che possono essere esagerati e/o semplificati) e che, a meno di indicazione contraria, esse sono semplicemente utilizzate per illustrare concettualmente le strutture e le procedure descritte. In particolare:

FIG.1 à ̈ uno schema a blocchi di principio di un dispositivo di memoria nonvolatile in cui la soluzione in accordo con una forma di realizzazione della presente invenzione à ̈ applicabile;

FIG.2 mostra in termini di blocchi funzionali un circuito di riconnessione in accordo con una forma di realizzazione della presente invenzione;

FIG.3A-3B mostrano un’implementazione circuitale di un blocco logico del circuito di riconnessione di FIG.2 in accordo con una forma di realizzazione della presente invenzione ed un corrispondente andamento di alcune sue tensioni, rispettivamente; e

FIG.4 mostra un’implementazione circuitale di un blocco di scarica del circuito di riconnessione di FIG.2 in accordo con una forma di realizzazione della presente invenzione.

Con riferimento in particolare a FIG.1, à ̈ mostrato uno schema a blocchi di principio di un dispositivo di memoria non-volatile 100 in cui la soluzione in accordo con una forma di realizzazione della presente invenzione à ̈ applicabile; il dispositivo di memoria non-volatile 100 può essere di tipo FLASH, EPROM, E<2>PROM o simili. Il dispositivo di memoria non-volatile 100 comprende una matrice di memoria 105, la quale à ̈ formata da una pluralità di celle di memoria 110 (solo due mostrate in figura), organizzate in righe e colonne (ad esempio, 128-512 righe e 512-1024 colonne). Su ogni cella di memoria 110 possono essere eseguite differenti operazioni, ed in particolare la sua programmazione, verifica, cancellazione e lettura. Nel seguito, per brevità e chiarezza di esposizione, saranno introdotti e descritti solamente blocchi funzionali (rilevanti per la soluzione in accordo con una forma di realizzazione della presente invenzione) direttamente coinvolti nelle operazioni di programmazione e di verifica delle celle di memoria 110.

La matrice 105 comprende una pluralità di linee di bit (Bit Line) BL ed una pluralità di linee di parola (Word Line) WL, per selezionare, rispettivamente, una riga ed una colonna della matrice 105. La matrice 105 comprende inoltre una pluralità di linee di controllo (Control line) CLFed una pluralità di ulteriori linee di controllo CLS; coppie di linee di controllo CLF,CLSsono connesse a rispettivi terminali di controllo (non mostrati) delle celle di memoria 110 utilizzati per la loro polarizzazione in accordo con l’operazione da eseguire sulle stesse. Ciascuna cella di memoria 110 di una stessa colonna della matrice 105 à ̈ connessa ad una medesima linea di bit BL, mentre ciascuna cella di memoria 110 di una stessa riga della matrice 105 à ̈ connessa ad una medesima linea di parola WL e ad una medesima coppia di linee di controllo CLF,CLS.

Le celle di memoria 110 sono selezionate tramite un corrispondente indirizzo ricevuto dall’esterno del dispositivo di memoria non-volatile 100, il quale à ̈ formato da un indirizzo di riga ADRr ed un indirizzo di colonna ADRc. A tale scopo, un circuito di selezione 115 seleziona una linea di parola WL, ed una coppia di linee di controllo CLF,CLSsulla base dell’indirizzo di riga ADRr, ed un gruppo di linee di bit BL sulla base dell’indirizzo di colonna ADRc.

I l disposi t ivo di memoria non-volatile 100 comprende inoltre un microcontrollore 120, il quale in generale assolve a funzioni di gestione e controllo del dispositivo di memoria non-volatile 100. Il dispositivo di memoria non-volatile 100 comprende anche un circuito di pilotaggio 125, il quale comprende tutti i circuiti usati per eseguire le diverse operazioni sulle celle di memoria 110 selezionate (ad esempio, circuiti di polarizzazione, comparatori, e così via); in particolare, il circuito di pilotaggio 125, opportunamente abilitato dal microcontrollore 120, fornisce (attraverso il circuito di selezione 115) diverse tensioni di pilotaggio alle linee di bit BL e alle linee di parola WL (in modo da abilitare ogni cella di memoria 110 selezionata), e alle linee di controllo CLF,CLS,e quindi ai terminali di controllo delle corrispondenti celle di memoria 110 (per eseguire l’operazione desiderata su ogni cella di memoria selezionata 110). Considerando in particolare l’operazione di programmazione di ogni cella di memoria 110 selezionata, essa comporta che il suo terminale di controllo associato alla linea di controllo CLFsia polarizzato ad una tensione di programmazione molto alta (ad esempio, VHIGH=8V, in genere superiore ad una tensione di alimentazione Vdd=2-4V del dispositivo di memoria non-volatile 100), e che il suo terminale di controllo associato alla linea di controllo CLSsia polarizzato ad una tensione di programmazione relativamente bassa (ad esempio, VLOW=4V). Una successiva operazione di verifica della stessa cella di memoria 110, invece, à ̈ effettuata polarizzando tali terminali di controllo ad una medesima tensione, pari alla tensione di programmazione VLOW(per cui non à ̈ possibile riconnettere le corrispondenti linee di controllo CLFe CLSdirettamente).

Per questo motivo, il dispositivo di memoria non-volatile 100 in accordo con una forma di realizzazione della presente invenzione ulteriormente comprende un circuito di riconnessione 130 per riconnettere le linee di controllo CLF,CLSdi ogni riga selezionata. Il circuito di riconnessione 130 comprende terminali di ingresso TF, TSciascuno connesso, rispettivamente, ad una della coppia di linee di controllo CLF,CLSselezionata tramite il circuito di selezione 115; il circuito di riconnessione 130 inoltre riceve un segnale di abilitazione EN ed un segnale di inizializzazione RESET dal microcontrollore 120, e fornisce a quest’ultimo un segnale di conclusione END. Come descritto in dettaglio nel seguito, il circuito di riconnessione 130 effettua una riconnessione controllata dei suoi terminali TF,TSalla tensione inferiore in valore assoluto tra di essi (ossia, la tensione di programmazione VLOWnell’esempio in questione); tale operazione à ̈ eseguita interamente dal circuito di riconnessione 130, senza alcun intervento da parte del microcontrollore 120 (una volta attivato).

Tale soluzione à ̈ vantaggiosa in quanto consente di ridurre un numero di istruzioni che il microcontrollore 120 deve eseguire; ciò comporta un evidente guadagno in termini di velocità del dispositivo di memoria non-volatile 100. Inoltre, l’impiego di un circuito elettronico dedicato per implementare la riconnessione permette, agendo su opportuni parametri elettrici, di rendere la soluzione adattabile a differenti tipologie di utilizzo.

Passando ora a FIG.2, à ̈ mostrato in termini di blocchi funzionali il circuito di riconnessione 130 in accordo con una forma di realizzazione della presente invenzione. Il circuito di riconnessione 130 comprende due transistori di accesso 205F,205S(ad esempio, entrambi di tipo MOS a canale P), ciascuno dei quali comprende un terminale di source connesso ad un rispettivo terminale TF,TS. Il circuito di riconnessione 130 comprende inoltre un invertitore logico 210 (ad esempio, di tipo CMOS), il quale riceve in ingresso il segnale EN (dal microcontrollore, non mostrato in figura) e fornisce in uscita un corrispondente segnale di abilitazione negato EN; tale segnale EN à ̈ fornito a terminali di gate di entrambi i transistori 205F,205S, in modo tale da controllarne l’accensione o lo spegnimento.

Il circuito di riconnessione 130 comprende anche due partitori di tensione identici, rappresentati in figura come blocchi funzionali generici ed indicati con i riferimenti ZFe ZS, ciascuno dei quali à ̈ connesso tra un terminale di drain di un rispettivo transistore 205F,205Sed un terminale che fornisce una tensione di massa uguale a 0V (o, semplicemente terminale di massa). Ad esempio, il partitore di tensione ZF,ZSpuò essere implementato mediante una rete di partizione resistiva (non mostrata in figura), in modo tale da portare entrambe le tensioni presenti ai terminali TF, TSsufficientemente al di sotto della tensione di alimentazione Vdd da garantire un corretto funzionamento del circuito di riconnessione 130. Il partitore di tensione ZFed il partitore di tensione ZScomprendono una presa centrale connessa, rispettivamente, ad un terminale di ingresso non invertente (indicato in figura con il segno “+†) e ad un terminale di ingresso invertente (indicato in figura con il segno “-†) di un amplificatore operazionale 215; in questo modo, ciascuno di tali terminali di ingresso dell’amplificatore operazionale 215 riceve una corrispondente tensione di confronto INF,INSottenuta da una partizione (di pari entità) della tensione di programmazione (VHIGHo VLOW) al terminale TF,TSdel circuito di riconnessione 130. Come visibile in figura, l’amplificatore operazionale 215 à ̈ in configurazione ad anello aperto, e pertanto agisce da comparatore rispetto alle tensioni INF,INSai suoi terminali di ingresso; l’amplificatore operazionale 215 presenta anche un terminale di uscita che fornisce un segnale di valutazione VEVsulla base di una comparazione effettuata sulle tensioni INF,INS.

Il circuito di riconnessione 130 ulteriormente comprende un blocco logico 220, il quale riceve in ingresso i segnale EN,RESET (dal microcontrollore), ed il segnale VEV, e fornisce in uscita un segnale di scarica VFed un altro segnale di scarica VSindicativi del terminale TFo del terminale TS, rispettivamente, da scaricare sulla base del segnale di valutazione VEV. Il blocco logico 220 fornisce inoltre in uscita un segnale di equalizzazione SEQed un corrispondente segnale di equalizzazione negato SEQper abilitare l’equalizzazione dei terminali TF,TS, ed il segnale END (da fornire al microcontrollore).

Il circuito di riconnessione 130 ulteriormente comprende un transistore di selezione 225F(ad esempio, di tipo MOS a canale N) avente un terminale di gate che riceve il segnale VFed un terminale di drain connesso al terminale TF, ed un altro transistore di selezione 225S(ad esempio, anch’esso di tipo MOS a canale N) avente un terminale di gate che riceve il segnale VS, ed un terminale di drain connesso al terminale TS; un terminale di source del transistore 225Fed un terminale di source del transistore 225Ssono connessi tra loro a definire un nodo comune COM. Tale nodo COM à ̈ connesso ad un blocco di scarica 230, il quale, abilitato dai segnali VFe VS, permette che nel transistore 225F,225Sacceso scorra una corrente di scarica IDISper scaricare il corrispondente terminale TF,TS.

Il circuito di riconnessione 130 comprende anche un transistore di equalizzazione 235F(ad esempio, di tipo MOS a canale P), avente un terminale di source connesso al terminale TF, ed un ulteriore transistore di equalizzazione 235S(ad esempio, anch’esso di tipo MOS a canale P), avente un terminale di source connesso al terminale TS; un terminale di drain del transistore 235Sà ̈ connesso ad un terminale di drain del transistore 235F. Un terminale di gate del transistore 235F,235Sà ̈ connesso ad un terminale di uscita di un rispettivo blocco elevatore di tensione 240F,240S. Ciascun blocco elevatore di tensione 240F,240Sà ̈ connesso al terminale TF,TS, e riceve dal blocco logico 220 i segnali SEQed SEQ; in questo modo, il terminale di uscita del blocco elevatore di tensione 240F,240Sà ̈ in grado di fornire al terminale di gate del rispettivo transistore 235F,235Sun segnale di tensione sufficientemente basso/alto da garantire che tale transistore 235F,235Ssia acceso/spento in maniera corretta (si noti a tale proposito che in condizione di spegnimento del transistore 235F,235S, il terminale TF,TScui il terminale di source del transistore 235F,235Sà ̈ connesso si trova ad una tensione VHIGHmaggiore della tensione di alimentazione Vdd, da cui la necessità del blocco elevatore di tensione 240F,240S).

Il funzionamento del circuito di riconnessione 130 può essere riassunto come segue.

Durante l’operazione di programmazione di una cella di memoria, il segnale EN à ̈ ad un livello logico basso (ad esempio, pari alla tensione di massa), ed i terminali TF,TSsono polarizzati a diverse tensioni (nell’esempio in questione, TF=VHIGHe TS=VLOW). In tale condizione, il circuito di riconnessione 130 à ̈ operativamente disaccoppiato dai terminali TF,TS, i n q u a n t o i l segnale EN, trovandosi ad un livello logico alto (ad esempio, pari alla tensione di alimentazione Vdd), mantiene i transistori 205F,205Sspenti; allo stesso tempo, il blocco logico 220 mantiene entrambi i segnali VFe VSal valore logico basso (in modo da spegnere i transitori 225Se 225F), ed il segnale SEQal valore logico basso ed il segnale SEQal valore logico alto (in modo che i blocchi elevatori di tensione 240Fe 240Smantengano spenti i transitori 235Se 235F).

Una volta terminata l’operazione di programmazione, il microcontrollore commuta dapprima il segnale RESET al livello logico alto (così da inizializzare il blocco logico 220, come sarà descritto più in dettaglio nel seguito) e successivamente il segnale EN al livello logico alto; pertanto, il segnale EN al livello logico basso accende i transistori 205F,205S, per cui le tensioni ai terminali TF, TSsono scalate dai rispettivi partitori ZF,ZS, a formare i segnali INF,INSai terminali di ingresso del comparatore 215. A seconda dei valori dei segnali INF,INS, il comparatore 215 fornisce in uscita il segnale VEV; in particolare, il segnale VEVà ̈ al livello logico alto o basso secondo che il segnale INFrisulti maggiore o minore del segnale INS; in altre parole, il valore del segnale VEVdipende da un verso di uno sbilanciamento (positivo o negativo, rispettivamente) di una differenza tra i segnali INF,INS. Si noti che una differenza nulla tra i segnali INF,INScorrisponde ad una condizione sostanzialmente trascurabile in quanto transitoria. Pertanto, nella presente condizione il segnale VEVà ̈ al livello logico alto (in quanto TF=VHIGH>TS=VLOW).

Il blocco logico 220, inizializzato dal segnale di inizializzazione RESET ed attivato anch’esso dal segnale di abilitazione EN, memorizza il valore del segnale VEV, e quindi commuta al valore logico alto uno dei due segnali VF,VSsecondo il terminale TF, TSda scaricare (in accordo con il verso di detto sbilanciamento come indicato dal valore del segnale VEV– ossia, il segnale VFnel caso in questione). Il segnale VF, VSal livello logico alto accende il corrispondente transistore 225F,225Sed il blocco di scarica 230; in questo modo, la corrente IDISscarica il corrispondente terminale TF,TS.

Tale scarica continua fintanto che il comparatore 215 rileva il medesimo verso di sbilanciamento. Appena il comparatore 215 rileva un cambiamento di verso dello sbilanciamento (quando il segnale INF,INSinizialmente maggiore raggiunge e scende sotto l’altro segnale INS,INF), il segnale VEVcommuta; ciò determina a sua volta il ritorno del segnale VF,VSche in precedenza era al livello logico alto al livello logico basso, per cui il corrispondente transistore 205F,205Ssi spegne. A questo punto il blocco logico 220 asserisce al livello logico alto il segnale END (per indicare la conclusione dell’operazione di scarica) e, in risposta a ciò, il microcontrollore commuta il segnale RESET al livello logico basso (così da disaccoppiare l’uscita del comparatore 215 da una parte del blocco logico 220, come sarà chiarito in seguito).

In tale condizione, i segnali INFe INS(e quindi le tensioni ai terminali TFe TS) hanno tra loro valori quasi uguali, e comunque adeguati ad operare senza alcun rischio la riconnessione fisica (cortocircuito) dei terminali TF,TS. Pertanto, in risposta alla commutazione del segnale VEV, il blocco logico 220 asserisce i segnali SEQed SEQ(al livello logico alto ed al livello logico basso, rispettivamente), così da causare l’accensione dei transistori 235F,235Sda parte dei blocchi elevatori 240F,240S. Dopo un intervallo di tempo prefissato (ad esempio, 0,5Î1⁄4s), sufficiente ad assicurare una completa equalizzazione delle tensioni ai terminali TFe TS, il microcontrollore provoca la commutazione del segnale EN al livello logico basso, per cui il circuito di riconnessione 130 ritorna alla sua condizione iniziale.

P a s s a n d o o r a a F I G .3 A-3B, esse mostrano, rispettivamente, un’implementazione circuitale del blocco logico 220 in accordo con una forma di realizzazione della presente invenzione ed un corrispondente andamento di alcune tensioni significative, rispettivamente; più specificamente, in FIG.3B à ̈ mostrato l’andamento delle tensioni ai terminali TFe TS(indicate con gli stessi riferimenti per semplicità), e dei segnali VEV,EN, END, RESET e VF.

Con riferimento in particolare a FIG.3A, il blocco logico 220 comprende un elemento bistabile (o flip flop) 3051, ovvero un elemento di memoria in grado di memorizzare un dato binario; il flip flop 3051comprende un terminale di dato D1, un terminale di sincronizzazione (clock) CK1, ed un terminale di inizializzazione RST1per r icevere, r ispett ivamente, i l dato da immagazzinare, un segnale di sincronizzazione ed un segnale di azzeramento del flip flop, ed un terminale di uscita Q1ed un terminale di uscita negato Q1per fornire, rispettivamente, il dato immagazzinato ed il corrispondente dato negato. Nell’esemplificativa forma di realizzazione descritta, il flip flop 3051campiona il segnale presente al terminale D1solo durante un fronte di salita del segnale al terminale CK1e con il segnale al terminale RST1al livello logico alto. Inoltre, il flip flop 3051à ̈ configurato in modo tale che, su un fronte di discesa del segnale al terminale CK1, e con il segnale al terminale RST1al livello logico alto, i segnali ai terminali Q1e Q1(indicati nel seguito con gli stessi riferimenti) non commutano indipendentemente dal segnale presente al terminale D1, mentre quando il segnale presente al terminale RST1à ̈ al livello logico basso, i segnali Q1e Q1sono forzati, rispettivamente, al valore logico basso e al valore logico alto indipendentemente dai segnali presenti ai terminali D1e CK1.

Il blocco logico 220 inoltre comprende due ulteriori flip flop 3052,3053, analoghi al flip flop 3051, ed in cui corrispondenti terminali di ingresso e di uscita (e relativi segnali) sono indicati con riferimenti simili (ma differenziati mediante il pedice 2, ossia D2, CK2, RST2, Q2e Q2, e mediante il pedice 3, ossia D3, CK3, RST3, Q3e Q3, rispettivamente).

Il blocco logico 220 comprende anche un invertitore logico 310 ed un ulteriore invertitore logico 315 (ad esempio, entrambi in logica CMOS); l’invertitore logico 310 riceve in ingresso il segnale VEVe fornisce in uscita un corrispondente segnale negato VEV, mentre l’invertitore logico 315 riceve in ingresso il segnale Q1e fornisce in uscita il corrispondente segnale negato Q1.

Nell’implementazione mostrata, i terminali D1, D2e D3ricevono il segnale VEV, la tensione di alimentazione Vdd ed il segnale Q1, rispettivamente. Invece, i terminali CK1, CK2e CK3ricevono il segnale EN, il segnale VEVed il segnale VEV, rispettivamente. Infine, i terminali RST1, RST2e RST3ricevono il segnale RESET, il segnale EN, ed ancora il segnale EN, rispettivamente.

Il blocco logico 220 comprende inoltre una porta logica AND 320 a tre terminali di ingresso e un terminale di uscita, ed un’altra porta logica AND 325 identica alla precedente. I tre terminali di ingresso della porta logica AND 320 ricevono il segnale Q1, il segnale Q3ed il segnale EN, rispettivamente, mentre il terminale di uscita della porta logica AND 320 fornisce il segnale VFsulla base del valore dei segnali ai suoi terminai di ingresso. Invece, i tre terminali di ingresso della porta logica AND 325 ricevono il segnale EN, il segnale proveniente dall’uscita dell’invertitore logico 315 (corrispondente anche al segnale Q1), ed il segnale Q2, rispettivamente, mentre il terminale di uscita della porta logica AND 325 fornisce il segnale VSsulla base del valore dei segnali ai suoi terminali di ingresso.

Il blocco logico 220 comprende anche due porte logiche NAND 330 e 335 ciascuna avente due terminali di ingresso ed un terminale di uscita, ed un ulteriore invertitore logico 340. I due terminali di ingresso della porta logica NAND 330 ricevono i segnali Q2e Q3, rispettivamente, mentre il terminale di uscita fornisce il segnale END. Invece, i due terminali di ingresso della porta logica NAND 335 ricevono il segnale END ed il segnale EN, rispettivamente, mentre il terminale di uscita fornisce il segnale SEQ. L’invertitore logico 340 riceve in ingresso tale segnale SEQe fornisce in uscita il corrispondente segnale negato SEQ.

Il funzionamento del blocco logico 220 in accordo con la forma di realizzazione descritta può essere riassunto come segue (con riferimento a FIG.3B unitamente a FIG.3A).

Durante l’operazione di programmazione, sia il segnale EN che il segnale RESET si trovano al livello logico basso. Pertanto, in tale condizione, il blocco logico 220 à ̈ operativamente disaccoppiato dai terminali di ingresso del circuito di riconnessione (in quanto i transistori di selezione sono spenti), ed i segnali Q1,Q1sono forzati al valore logico basso e alto, rispettivamente (in quanto il segnale RESET à ̈ ancora al livello logico basso). In ogni caso, il segnale VF,VSà ̈ al livello logico basso, in quanto ciascuna porta AND 320,325, indipendentemente dai segnali Q1,Q2, Q1,Q3, riceve ad uno dei suoi terminali di ingresso il segnale EN al valore logico basso. Nel frattempo, il segnale END à ̈ anch’esso al livello logico basso, dal momento che la porta logica NAND 330 riceve i segnali Q2e Q3al valore logico alto (dato che il segnale EN in ingresso ai terminali RST2,RST3à ̈ ancora al livello logico basso), mentre il segnale SEQed il segnale SEQsono al livello logico alto e al livello logico basso, rispettivamente.

All’avvio dell’operazione di verifica (istante t0=0Î1⁄4s), il segnale VEVà ̈ al valore logico alto/basso (nell’esempio in questione, basso) a seconda di un ultimo valore assunto nel ciclo di riconnessione precedente; in tale istante t0il microcontrollore commuta il segnale RESET al valore logico alto, così da inizializzare il flip flop 3051predisponendolo a ricevere al suo terminale D1il segnale VEVdel ciclo di riconnessione attuale (infatti, perché il flip flop 3051possa campionare il segnale VEV, il suo terminale RST1deve essere al livello logico alto); poiché in tale condizione il segnale EN à ̈ ancora al valore logico basso, il flip flop 3051non cambia stato (non essendoci alcun fronte di salita del segnale al suo terminale CK1, ovvero del segnale EN) e nemmeno i flip flop 3052,3053(in quanto i rispettivi terminali RST1, RST2continuano a restare al valore logico basso); pertanto, i segnali VFe VSsono ancora al livello logico basso, così come il segnale END.

Non appena il microcontrollore commuta il segnale EN al valore logico alto (istante t1=0,1Î1⁄4s), il segnale Q1si porta al valore logico alto o basso (nell’esempio in questione, al valore logico alto) secondo il segnale VEVal terminale D1, in modo da memorizzare tale suo valore iniziale. I segnali Q2e Q3rimangono invece al valore logico alto in quanto non si ha ancora alcun fronte di salita del segnale in ingresso ai terminali CK2e CK3. A questo punto, secondo che il segnale Q1sia al valore logico alto o basso, il segnale VFo VS(VFnell’esempio) commuta al livello logico alto, rispettivamente, abilitando la scarica della tensione al terminale TFo TS(TFnell’esempio, indicato in FIG.3B con una linea tratteggiata), rispettivamente; tale scarica tende progressivamente a diminuire lo sbilanciamento in tensione presente tra i terminali di ingresso del circuito di riconnessione (e quindi ai nodi di ingresso del suo comparatore).

Non appena il comparatore rileva l’inversione di verso dello sbilanciamento in tensione ai suoi terminali di ingresso, esso causa la commutazione del segnale VEV(istante t2=1,4Î1⁄4s), la quale ha effetto solo sul flip flop 3052o 3053(secondo che tale commutazione avvenga dal livello logico alto al livello logico basso o viceversa, rispettivamente) e causa la commutazione del segnale Q2o Q3al livello logico basso; ciò determina la commutazione al livello logico basso del segnale VF,VSprecedentemente al livello logico alto (interrompendo pertanto la scarica), e la commutazione del segnale END al livello logico alto, indicativo dell’avvenuta scarica. Il microcontrollore, ricevendo pertanto tale segnale END commuta il segnale RESET al livello logico basso; in questo modo, il flip flop 3051, non essendo più necessario in quanto terminata la fase di scarica, viene disaccoppiato dal comparatore 225, ed i suoi segnali Q1,Q1sono forzati nuovamente al valore logico basso ed al valore logico alto, rispettivamente (come prima dell’inizio dell’operazione di verifica).

La commutazione del segnale END causa la commutazione del segnale SEQe del segnale SEQal livello logico basso e al livello logico alto, rispettivamente, la quale consente di abilitare i blocchi elevatori ed i transistori di equalizzazione ad effettuare la riconnessione fisica tra i terminali di ingresso (del circuito di riconnessione) per equalizzare le corrispondenti tensioni. Poi, ad un istante t3=2Î1⁄4s, il microcontrollore commuta il segnale EN al valore logico basso (il che comporta la corrispondente commutazione del segnale END al livello logico basso), disaccoppiando pertanto nuovamente il blocco logico 220 dai terminali di ingresso del circuito di riconnessione.

A questo punto, un nuovo ciclo di riconnessione può avere luogo analogamente al precedente.

Tale soluzione à ̈ vantaggiosa in quanto il blocco logico 220 funziona indistintamente per entrambi i versi dello sbilanciamento di tensione tra i terminali di ingresso del comparatore; pertanto, la linea di controllo alla tensione maggiore in valore assoluto (ossia, la linea di controllo da scaricare) può essere accoppiata in maniera equivalente ad uno dei terminali di ingresso del circuito di riconnessione; ciò in definitiva conferisce al circuito di riconnessione una notevole versatilità implementativa nella maggior parte dei dispositivi di memoria non-volatile.

FIG.4 mostra un’implementazione circuitale del blocco di scarica 230 del circuito di riconnessione di FIG.2 in accordo con una forma di realizzazione della presente invenzione; in particolare, tale implementazione circuitale del blocco di scarica 230 prevede un circuito elettronico di controllo della velocità (o slew-rate) di scarica.

Più specificamente, il blocco di scarica 230 comprende un invertitore logico 405Fche riceve in ingresso il segnale VFe fornisce in uscita un corrispondente segnale negato VF, ed un altro invertitore logico 405Sche riceve in ingresso il segnale VSe fornisce in uscita un corrispondente segnale negato VS.

Il blocco di scarica 230 inoltre comprende due porte di trasmissione 410F,410S, ciascuna delle quali include, rispettivamente, un transistore (ad esempio, di tipo MOS a canale P) 415F,415Sed un altro transistore (ad esempio, di tipo MOS a canale N) 420F,420S; il transistore 415F,415Sha un terminale di source connesso ad un terminale di drain del transistore 420F,420Sa definire un corrispondente nodo di ingresso IN1,IN2della porta di trasmissione 410F,410S, ed un terminale di drain connesso ad un terminale di source del transistore 420F,420Sa definire un corrispondente nodo di uscita OUT1, OUT2della porta di trasmissione 410F,410S. Un terminale di gate del transistore 415F,415Sriceve il segnale VF,VS, mentre un terminale di gate del transistore 420F,420Sriceve il segnale VF,VS.

In questo modo, ciascuna porta di trasmissione 410F,410Sà ̈ i n una configurazione detta gate di trasmissione (transmission gate); tale configurazione consente di abilitare o meno un trasferimento di una tensione di ingresso VIN1,VIN2dal nodo IN1,IN2verso il nodo OUT1,OUT2sulla base del segnale VF,VS(e del segnale VF,VS). I nodi OUT1e OUT2sono entrambi connessi ad un ingresso invertente (-) di un amplificatore operazionale 425; tale amplificatore operazionale 425 riceve ad un suo ingresso non invertente (+) una tensione di riferimento VREFe fornisce in uscita un segnale di accensione (sulla base di un confronto tra la tensione presente al terminale di ingresso non invertente (VIN1o VIN2) e tale tensione di riferimento VREF), il quale à ̈ fornito ad un terminale di gate di un transistore di coda (ad esempio, di tipo MOS a canale N) 430. Il transistore 430 ha un terminale di source connesso al terminale di massa, ed un terminale di drain connesso al terminale COM (per ricevere la corrente IDIS).

Le tensioni VIN1, VIN2e VREFsono fornite da un circuito di polarizzazione 435 implementato nel blocco di scarica 230. In particolare, il circuito di polarizzazione 435 comprende un generatore di corrente continua 440 (di valore IDIS); il generatore di corrente 440 Ã ̈ connesso tra un terminale che fornisce la tensione di alimentazione Vdd (o terminale di alimentazione) ed un terminale di drain di un transistore 445 (ad esempio, di tipo MOS a canale N) in configurazione a transdiodo; in particolare, il transistore 445 ha un terminale di source connesso al terminale di massa, ed un terminale di gate cortocircuitato al suo terminale di drain.

Il circuito di polarizzazione comprende inoltre tre transistori (ad esempio, anch’essi di tipo MOS a canale N) 450,455F,455S, ciascuno dei quali ha un terminale di source connesso al terminale di massa ed un terminale di gate connesso al terminale di gate del transistore 445. In questo modo, il generatore di corrente 440 ed i transistori 445,450,455F,455Sdefiniscono uno specchio di corrente; in particolare, il generatore di corrente 440 ed il transistore 445 definiscono un ramo di erogazione dello specchio di corrente, mentre i t ransistori 450,455F,455Sidentificano corrispondenti rami di riferimento dello specchio di corrente.

Il transistore 450 ha un terminale di drain connesso ad un terminale di drain di un transistore (ad esempio, di tipo MOS a canale P) 460 in configurazione a transdiodo (ovvero con un terminale di gate ed un terminale di drain cortocircuitati tra loro). Un terminale di source del transistore 460 à ̈ connesso al terminale di alimentazione, mentre il terminale di gate à ̈ anche connesso al terminale di ingresso non invertente dell’amplificatore operazionale 425, così da fornirgli la tensione VREF.

Il circuito di polarizzazione 435 inoltre comprende due transistori 465Fe 465S(ad esempio, di tipo MOS a canale P) in configurazione a transdiodo, disposti nel ramo di riferimento identificato dai transistori 455Fe 455S, rispettivamente; il transistore 465F,465Sha un terminale di source connesso al terminale di alimentazione ed un terminale di gate connesso al terminale IN2,IN1della porta di trasmissione 410S,410F. I l circuito di polarizzazione 435 comprende anche due transistori 470Fe 470S(ad esempio, di tipo MOS a canale N). Il transistore 470F,470Sha un terminale di drain connesso al terminale di drain del transistore 465F,465Sed un terminale di source connesso al terminale di drain del transistore 455F,455S; un terminale di gate del transistore 470F,470Sriceve il segnale VF,VSfornito dal rispettivo invertitore logico 405F,405S.

Infine, il ramo di riferimento individuato dal transistore 455F,455Scomprende un condensatore CF,CSavente un terminale connesso al terminale di drain del transistore 470F,470S(e quindi al nodo IN2,IN1della porta di trasmissione 410S,410F) ed un altro terminale connesso al terminale TF,TSdel circuito di riconnessione.

Il funzionamento del blocco di scarica 220 può essere riassunto come segue. In una condizione di riposo, i segnali VF,VSsono al livello logico alto, per cui i transistori 470F,470Ssono accesi; pertanto, il ramo di erogazione 440,445 ed i rami di riferimento 450,460, 455F,465F,470Fe 455S,465S,470Sdello specchio di corrente sono percorsi dalla medesima corrente IDIS(con i transistori in regione di saturazione). Tale corrente IDIS, in virtù del dimensionamento dei transistori 450,460, 455F,465F,470Fe 455S,465S,470Simpone, rispettivamente, i valori desiderati della tensione VREF(ad esempio, 3V) e delle tensioni VIN1,VIN2(tra loro uguali, e maggiori della tensione VREF, ad esempio 3,5V). In tale condizione, inoltre, le porte di trasmissione 410F,410Ssono entrambe attivate, così che i rispettivi terminali IN1,IN2risultano tra loro cortocircuitati, ed entrambi connessi al terminale invertente dell’amplificatore operazionale 425. In tale condizione, l’amplificatore operazionale 425 à ̈ in configurazione ad anello aperto, e pertanto agisce da comparatore; in ogni caso, lo sbilanciamento della tensione presente agli ingressi dell’amplificatore operazionale 425 non comporta alcuna accensione del transistore 430 (in quanto entrambi i transistori di selezione, non mostrati in figura, tra il nodo COM ed i terminali TF,TSsono spenti), né alcuna scarica del terminale TF,TS.

Quando uno tra i segnali VF,VScommuta dal livello logico basso al livello logico alto, l’altra porta di trasmissione 410F,410Sviene disattivata, così che soltanto il terminale di ingresso IN2,IN1della porta di trasmissione corrispondente al terminale TF,TSda scar icare r imane connesso al terminale invertente dell’amplificatore operazionale 425. Nel frattempo, il corrispondente transistore di selezione si accende, abilitato dal segnale VF,VSal livello logico alto, il che comporta l’accensione anche del transistore 430. Inoltre, il transistore 470F,470S, comandato dal segnale VF,VSal valore logico basso, si spegne; ciò comporta una interruzione di passaggio della corrente di scarica IDISattraverso il rispettivo transistore 455F,455S, causando sostanzialmente uno spegnimento del corrispondente ramo di riferimento.

In questo modo, l’amplificatore operazionale 425 si trova ora in una configurazione ad anello chiuso; infatti, il transistore 465F,465Sdel ramo di riferimento spento, il corrispondente condensatore CF,CS, il transistore di selezione acceso, il transistore 430, l’amplificatore operazionale 425 e la porta di trasmissione attiva 410S,410Fformano un circuito retroazionato negativamente che consente di scaricare il terminale TF,TS.

In particolare, il terminale di gate del transistore 465F,465Sdel ramo di riferimento spento si trova alla tensione VIN2,VIN1tale da generare e sostenere la corrente IDIS; per questo motivo, tale corrente IDIS, in accordo con principi base ben noti dei circuiti retroazionati, scorrerà completamente nel transistore 465F,465Se nel condensatore CF,CS; in accordo con tali principi dei circuiti retroazionati, inoltre, l’amplificatore operazionale 425 avrà i suoi terminali di ingresso alla medesima tensione di riferimento VREF; in questo modo, il condensatore CF,CSrisulta attraversato da una corrente costante e, allo stesso tempo, presenta un terminale ad una tensione fissa pari alla tensione di riferimento VREFe senza assorbimento di corrente (in quanto connesso al terminale di ingresso invertente dell’amplificatore operazionale 425 che mostra un’impedenza idealmente infinita); per questo motivo, ogni variazione di tensione ai capi del condensatore CF,CSdovuta alla corrente IDISche lo attraversa, si manifesterà come una corrispondente variazione in tensione del terminale TF,TS(cui l’altro terminale del condensatore CF,CSà ̈ connesso), il quale quindi si scarica.

In questo modo, la scarica della tensione al terminale TF,TSavviene con una velocità o slew-rate pari al rapporto tra la corrente IDISed il valore della capacità del condensatore CF,CS, indicata con lo stesso riferimento (ad esempio, con IDIS=1Î1⁄4A e CF=CS=1pF, si ottiene uno slew-rate pari a 1V/Î1⁄4s); tale slew-rate, grazie all’impiego del circuito retroazionato, risulta essere sostanzialmente insensibile a parassitismi capacitivi che, insistendo sul terminale TF,TS, potrebbero determinare significative fluttuazioni della velocità di scarica.

Non appena il segnale VF,VScommuta al valore logico basso (a seguito di un rilevamento dell’avvenuta scarica), il blocco di scarica 220 ritorna nella condizione di riposo.

Tale soluzione à ̈ particolarmente vantaggiosa in quanto la velocità di scarica del terminale da scaricare viene saldamente fissata tramite un meccanismo di retroazione negativa, il che consente di ottenere un tempo di scarica (per una determinata differenza di tensione tra i due terminali) prestabilito in modo preciso; di conseguenza, anche il tempo di equalizzazione risulta precisamente impostato, in quanto dato da una differenza tra un tempo di riconnessione complessivo desiderato (dato dal tempo in cui il segnale di abilitazione EN à ̈ al livello logico alto) ed il tempo di scarica. L’elevata precisione garantita del tempo di scarica conferisce al circuito di riconnessione un alto livello di automaticità, il che comporta una diminuzione notevole del numero di operazioni che il microcontrollore deve eseguire, e quindi un’efficienza migliorata del dispositivo di memoria non-volatile.

Naturalmente, al fine di soddisfare esigenze contingenti e specifiche, un tecnico del ramo potrà apportare alla soluzione sopra descritta numerose modifiche e varianti logiche e/o fisiche. Più specificamente, sebbene tale soluzione sia stata descritta con un certo livello di dettaglio con riferimento ad una o più sue forme di realizzazione, à ̈ chiaro che varie omissioni, sostituzioni e cambiamenti nella forma e nei dettagli così come altre forme di realizzazione sono possibili. In particolare, diverse forme di realizzazione dell’invenzione possono essere messe in pratica anche senza gli specifici dettagli (come gli esempi numerici) esposti nella precedente descrizione per fornire una loro più completa comprensione; al contrario, caratteristiche ben note possono essere state omesse o semplificate al fine di non oscurare la descrizione con particolari non necessari. Inoltre, à ̈ espressamente inteso che specifici elementi e/o passi di metodo descritti in relazione ad ogni forma di realizzazione della soluzione esposta possono essere incorporati in qualsiasi altra forma di realizzazione come una normale scelta di disegno.

In particolare, considerazioni analoghe si applicano se il dispositivo di memoria ha una diversa struttura o include componenti equivalenti (sia separati tra loro sia combinati insieme, in tutto o in parte); ad esempio, il dispositivo di memoria può includere più di un microcontrollore, o dispositivi elettronici ad esso funzionalmente equivalenti (come microprocessori). Inoltre, i valori di tensione sopra esposti non sono da intendersi in maniera limitativa per la presente invenzione, in quanto vanno scelti, in fase di progetto, sulla base di considerazioni topologiche e circuitali, oltre che tecnologiche ed economiche.

Le linee di polarizzazione selezionate da riconnettere possono essere in numero qualsiasi, a seconda del tipo di dispositivo di memoria e/o di un suo principio di funzionamento; in caso di più di due linee da scaricare, il circuito di riconnessione può comprendere diversi comparatori, diversi circuiti di scarica, diversi circuiti di equalizzazione e/o diversi blocchi logici, opportunamente sincronizzati tra loro mediante opportuni segnali di sincronizzazione ausiliari. In ogni caso, sebbene nella presente descrizione si sia fatto esplicito riferimento alle operazioni di programmazione e successiva verifica, la stessa soluzione può trovare applicazione in qualsiasi altra situazione in cui sia necessario riconnettere due (o più) linee a tensioni diverse.

Il segnale di abilitazione fornito dal microcontrollore non à ̈ limitativo per la presente invenzione; ad esempio, tale segnale di abilitazione può essere di tipo impulsivo oppure a gradino, di durata prestabilita (come nella forma di realizzazione descritta) oppure di durata dipendente da un tempo di esecuzione della riconnessione.

Il valore di soglia non à ̈ limitativo per la presente invenzione, in quanto esso può essere un parametro specificamente scelto in fase di progetto, oppure intrinsecamente dato da caratteristiche fisiche e circuitali di componenti del circuito di riconnessione (quali ad esempio un offset di tensione dell’amplificatore operazionale, oppure uno sbilanciamento dei nodi dei partitori che forniscono le tensioni ai terminali di ingresso dell’amplificatore operazionale).

Nulla vieta che il circuito di controllo dello slew-rate sia implementato in modo tale da scaricare la linea alla tensione maggiore e contemporaneamente caricare la linea alla tensione inferiore, in modo da ridurre il tempo necessario a portare le due linee ad una medesima tensione così da poter effettuare la successiva equalizzazione.

Il blocco logico può comprendere un numero qualsiasi di elementi bistabili, anche in differenti configurazioni; ad esempio à ̈ possibile impiegare anche flip flop attivi su un livello del segnale ai lori ingressi. Inoltre, nulla vieta di impiegare differenti configurazioni di porte logiche, ad esempio per minimizzare carichi capacitivi parassiti e massimizzare quindi la velocità di trasmissione dei segnali nel blocco logico. In ogni caso, à ̈ anche possibile utilizzare una semplice rete combinatoria (nel caso in cui lo sbilanciamento di tensione tra i due terminali di ingresso abbia sempre lo stesso verso).

Nulla vieta che il partitore di tensione sia implementato mediante reti di partizioni resistive, capacitive, o una loro combinazione; in ogni caso, non à ̈ esclusa la possibilità di impiegare resistori e/o condensatori variabili, ad esempio per tarare il circuito di riconnessione eliminando l’eventuale sbilanciamento tra i partitori (a causa, ad esempio di tolleranze dei resistori e/o condensatori) – con tale componente che può comunque essere omesso quando le tensioni in gioco sono di valore contenuto.

Le stesse considerazioni valgono se ciascun condensatore compreso nel circuito di controllo dello slew-rate ed accoppiato ad una corrispondente linea comprende una pluralità di elementi, opportunamente disposti in serie e/o in parallelo. In alternativa, à ̈ possibile prevedere un solo condensatore, il quale può essere connesso selettivamente alla linea di polarizzazione da scaricare mediante un elemento di selezione (ad esempio, un transistore di tipo MOS in configurazione “pass transistor†). Inoltre, nulla vieta di impiegare condensatori variabili, in modo tale da consentire di ottenere, a valle di un processo di produzione del dispositivo di memoria, velocità di scarica regolabili.

Il generatore di corrente non à ̈ limitativo per la presente invenzione; ad esempio, esso può essere un generatore di corrente implementato a singoli transistori MOS o BJT, oppure mediante amplificatori operazionali (singoli o in connessione differenziale), ottenendo, a seconda dell’implementazione scelta, più o meno vantaggi in termini di area occupata, costi e prestazioni.

I transistori di selezione possono essere implementati mediante singoli transistori di tipo MOS (come nel caso della forma di realizzazione descritta), oppure mediante transistori disposti in parallelo per minimizzare percorsi resistivi della corrente di scarica verso il terminale di massa.

Le stesse considerazioni sono valide se lo specchio di corrente à ̈ implementato in maniera differente; ad esempio, nulla vieta di impiegare uno specchio di corrente di Wilson (così da ottenere un’impedenza di uscita elevata).

Inol t re , la soluzione in accordo con una forma di real izzazione dell’invenzione si presta ad essere implementata con un metodo equivalente (usando passi simili, rimovendo alcuni passi non essenziali, o aggiungendo ulteriori passi opzionali); inoltre, i passi possono essere eseguiti in ordine diverso, in parallelo o sovrapposti (almeno in parte).

Dovrebbe essere evidente che la struttura proposta può far parte della progettazione di un circuito integrato. Il progetto può anche essere creato in un linguaggio di programmazione; inoltre, se il progettista non fabbrica i circuiti integrati o le maschere, il progetto può essere trasmesso attraverso mezzi fisici ad altri. In ogni caso, il circuito integrato risultante può essere distribuito dal relativo produttore in forma di fetta (wafer) grezza, come piastrina nuda, o in contenitori (package). Inoltre, la struttura proposta può essere integrata con altri circuiti nella stessa piastrina, o può essere montata in prodotti intermedi (come schede madri) ed accoppiato ad una o più altre piastrine (come un processore). In ogni caso, il circuito integrato à ̈ adatto ad essere usato in sistemi complessi (come applicazioni automotive o microcontrollori).

Claims (10)

1. RIVENDICAZIONI 1. Un dispositivo di memoria non-volatile programmabile elettricamente (100) comprendente una pluralità di celle di memoria (110), una pluralità di linee per polarizzare selettivamente le celle di memoria, mezzi di riconnessione (130) per riconnettere una coppia di linee selezionate (CLF,CLS) a tensioni diverse, ed un controllore (120) per controllare il dispositivo di memoria, caratterizzato dal fatto che i mezzi di riconnessione comprendono un circuito di scarica (225F,225S,230) per scaricare una delle linee selezionate alla tensione maggiore in valore assoluto, un circuito di equalizzazione (235F,235S,240F,240S) per equalizzare le linee selezionate, un circuito comparatore (215) per misurare un’indicazione di una differenza di tensione tra le linee selezionate, ed un circuito di valutazione (220) che risponde ad un segnale di abilitazione (EN) dal controllore per attivare il circuito di scarica finché un valore assoluto della differenza di tensione à ̈ superiore ad un valore di soglia e per disabilitare il circuito di scarica ed abilitare il circuito di equalizzazione quando il valore assoluto della differenza di tensione raggiunge il valore di soglia.
2. 2. Il dispositivo di memoria (100) secondo la Rivendicazione 1, in cui il circuito di scarica comprende un circuito di controllo di slew-rate (230) per scaricare la linea selezionata alla tensione maggiore in valore assoluto con una velocità fissa.
3. 3. Il dispositivo di memoria (100) secondo una qualsiasi delle precedenti Rivendicazioni, in cui il circuito di valutazione (220) comprende mezzi (3051) per memorizzare un segno iniziale della differenza di tensione, mezzi (3051,3052,3053,315,320,325) per determinare la linea selezionata da scaricare in base al segno iniziale, mezzi (3052,3053) per monitorare il segno della differenza di tensione, e mezzi (3052,3053,320,325,330,335,340) per disabilitare il circuito di scarica ed abilitare il circuito di equalizzazione in risposta ad un cambiamento di segno della differenza di tensione.
4. 4. Il dispositivo di memoria (100) secondo una qualsiasi delle precedenti Rivendicazioni, in cui i mezzi di riconnessione (130) comprendono mezzi di partizione (ZF,ZS) per scalare le tensioni alle linee selezionate (CLF,CLS) in risposta al segnale di abilitazione, il circuito comparatore (215) misurando le tensioni scalate.
5. 5. Il dispositivo di memoria (100) secondo una qualsiasi Rivendicazione da 2 a 4, in cui il circuito di controllo di slew-rate (230) comprende mezzi capacitivi (CF,CS) aventi un primo terminale per l'accoppiamento alla linea selezionata da scaricare ed un secondo terminale, mezzi (440) per fornire una corrente di scarica continua (IDIS) al secondo terminale dei mezzi capacitivi, e mezzi di fissaggio (225F,225S,410F,410S,425,430) per mantenere il secondo terminale dei mezzi capacitivi ad una tensione fissa senza assorbimento di corrente.
6. 6. Il dispositivo di memoria (100) secondo la Rivendicazione 5, in cui i mezzi di fissaggio (225F,225S,410F,410S,425,430) comprendono: - un transistore di coda (430) avente un primo terminale di conduzione, un secondo terminale di conduzione per la connessione ad un terminale di massa, ed un terminale di controllo, - mezzi (225F,225S) per connettere selettivamente la linea selezionata da scaricare al primo terminale di conduzione del transistore di coda, - un amplificatore operazionale (425) avente un terminale invertente (-), un terminale non invertente (+) per ricevere una tensione di riferimento (VREF), ed un terminale di uscita connesso al terminale di controllo del transistore di coda, e - mezzi (410F,410S) per accoppiare selettivamente la linea selezionata da scaricare al terminale invertente dell’amplificatore operazionale.
7. 7. Il dispositivo di memoria (100) secondo la Rivendicazione 6, in cui i mezzi capacitivi (CF,CS) comprendono una coppia di elementi capacitivi (CF,CS) ciascuno avente un primo terminale connesso ad una corrispondente delle linee selezionate (CLF,CLS) ed un secondo terminale, ed in cui il circuito di controllo di slew-rate ulteriormente comprende mezzi di polarizzazione (435) per fornire selettivamente la corrente di scarica al secondo terminale dell’elemento capacitivo connesso alla linea selezionata da scaricare.
8. 8. Il dispositivo di memoria (100) secondo la Rivendicazione 7, in cui i mezzi di polarizzazione (435) comprendono: uno specchio di corrente (440-470S) avente un ramo di erogazione (440,445) per erogare la corrente di scarica, ed un ramo di riferimento di servizio (450,460) ed una coppia di rami di riferimento operativi (455F,465F,470F, 455S,465S,470S) ciascuno per specchiare la corrente di scarica, mezzi (460) per generare la tensione di riferimento (VREF) dalla corrente di scarica fornita dal ramo di riferimento di servizio, e mezzi di connessione (465F,470F, 465S,470S) per fornire selettivamente la corrente di scarica da ogni ramo di riferimento operativo ad uno corrispondente degli elementi capacitivi (CF,CS).
9. 9. Il dispositivo di memoria (100) secondo la Rivendicazione 8, in cui per ogni ramo di riferimento operativo i mezzi di connessione (465F,470F, 465S,470S) comprendono: - un transdiodo (465F,465S) avente un primo terminale di conduzione per la connessione ad un terminale di alimentazione ed un secondo terminale di conduzione connesso al secondo terminale del corrispondente elemento capacitivo (CF,CS), e - un interruttore controllato (470F,470S) per connettere selettivamente il secondo terminale del corrispondente elemento capacitivo al corrispondente ramo di riferimento operativo.
10. 10. Un metodo di riconnessione per l’uso in un dispositivo di memoria non volatile programmabile elettricamente (100) comprendente una pluralità di celle di memoria (110), una pluralità di linee per polarizzare selettivamente le celle di memoria, ed un controllore (120) per controllare il dispositivo di memoria, in cui per ogni coppia di linee selezionate (CLF,CLS), il metodo comprende i passi di: - abilitare un circuito di scarica (225F,225S,230) in risposta ad un segnale di abilitazione (EN) dal controllore, - misurare un’indicazione di una differenza di tensione tra le linee selezionate tramite un circuito comparatore, - scaricare una delle linee selezionate alla tensione maggiore in valore assoluto tramite il circuito di scarica finché un valore assoluto della differenza di tensione à ̈ superiore ad un valore di soglia, - disabilitare il circuito di scarica ed abilitare un circuito di equalizzazione (235F,235S,240F,240S) quando il valore assoluto della differenza di tensione raggiunge il valore di soglia, ed - equalizzare le linee selezionate tramite il circuito di equalizzazione. * * * * *