KR102298789B1 - 반도체 기억장치 - Google Patents

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Abstract

[과제] 소비전력을 저감하면서 테스트 동작 시에 정확하게 파워다운 동작을 실행할 수 있는 반도체 기억장치를 제공한다.
[해결 수단] 본 발명의 플래시 메모리는, 공급전압이 일정 전압으로 강하된 것을 검출하는 저전력 전압 검출회로(210)와, 공급전압이 일정 전압으로 강하된 것을 고정밀도 전압 검출회로(220)와, 내부회로가 테스트 상태일 때 고정밀도 전압 검출회로(220)를 선택하고, 내부회로가 테스트 상태가 아닐 때 저전력 전압 검출회로(210)를 선택하고, 저전력 전압 검출회로(210) 또는 고정밀도 전압 검출회로(220)의 검출 결과에 응답해서 파워다운 동작을 실행하는 제어기(140)를 포함한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 플래시 메모리 등의 반도체 기억장치에 관한 것으로, 특히, 테스트 동작 시의 파워다운(power down) 검출에 관한 것이다.
NAND형 플래시 메모리는, 독출, 프로그램, 소거 등을 위한 전압의 설정이나 사용자의 옵션 등의 설정 정보를 격납하기 위해서 퓨즈 셀을 사용하고 있다. 퓨즈 셀은, 예를 들어, 메모리 셀 어레이 내의 사용자에 의해서 액세스할 수 없는 기억 영역에 설정된다. 플래시 메모리는, 전원 투입 시, 파워업(power up) 동작으로서, 퓨즈 셀로부터 설정 정보를 독출하고, 이것을 내부 레지스터에 로드한다. 파워업 동작 종료 후, 제어기는 내부 레지스터에 유지된 설정 정보에 의거해서 각 동작을 제어한다(특허문헌 1).
JP 6494139 B
플래시 메모리의 전원 투입 시의 파워업 검출 동작과, 전원 강하 시의 파워다운 검출 동작에 대해서 도 1을 참조해서 설명한다. 도 1은 외부에서부터 공급되는 전압과 시간의 관계를 나타내고 있다.
파워업 검출부는, 예를 들어, 3.0V의 전압이 공급되는 플래시 메모리에 있어서, 그 동작 보증 전압이 2.7 내지 3.3V일 때, 전원 투입 시에 파워업 동작을 개시시키기 위한 전압으로서, 약 2.2V의 파워업 전압수준(V_PU)을 검출한다. 파워업 검출부는, 최초에, 비교적 정밀도가 높지 않은 검출회로를 이용해서 공급전압이 일정 전압에 도달한 것을 검출하고, 다음에, 비교적 정밀도가 높은 검출회로를 이용해서 공급전압이 파워업 전압수준(V_PU)에 도달한 것을 검출한다. 정밀도가 높은 검출회로는, 기준전압 발생회로나, 기준전압을 공급전압과 비교하는 비교회로를 포함하고 있다. 파워업 전압수준(V_PU)이 검출되면, 파워업 시퀸스가 실행되어, 내부회로가 초기화(리셋)되고, 메모리 셀 어레이의 퓨즈 셀로부터 독출된 설정 정보가 레지스터에 셋된다는 동작이 행해진다. 그 후, 공급전압이 동작 보증 전압으로 상승하면, 통상의 동작이 개시된다.
도 2에 종래의 파워다운 검출부를 나타낸다. 파워다운 검출부(10)는, 공급전압(Vcc)이 파워다운 전압수준(V_PD)으로 강하된 것을 검출하면, CPU나 로직 회로 등의 내부회로(20)에 리셋 신호를 출력한다. 예를 들면, 외부의 전력 공급 능력이 낮거나, 내부회로(20)의 동작에 의해 큰 피크 전류가 발생되었을 때, 공급전압(Vcc)이 파워다운 전압수준(V_PD)으로 강하된다. 내부회로(20)는, 파워다운 검출부(10)로부터 리셋 신호를 받으면, 파워다운 동작을 실행하고, 내부회로(20)의 차지 펌프 회로의 동작을 정지하거나, CPU나 로직 등의 리셋을 행한다.
파워다운 전압수준(V_PD)은, 파워업 전압수준(V_PU)보다도 낮고, (그렇지 않으면, 파워업 동작 후에 파워다운 동작이 실행되고, 플래시 메모리를 동작시킬 수 없으며), 또한, 파워다운 전압수준(V_PD) 및 파워업 전압수준(V_PU)은, 내부회로의 CMOS의 동작 전압(Vt)(예를 들어, PMOS의 역치와 NMOS의 역치의 합계)보다도 크게 설정된다(그렇지 않다면, 파워업 동작이나 파워다운 동작을 올바르게 실행시킬 수 없다).
또, 플래시 메모리가 스탠바이 상태에 있을 때, 그 상태에서 소비가 허용되는 소비 전류가 사양으로 정의되어 있다. 이러한 제약 때문에, 파워다운 검출부(10)는, 스탠바이 상태의 허용 소비 전류를 넘지 않도록, 동작 전류가 최소가 되도록 구성된다. 예를 들면, 도 3에 나타낸 바와 같이, 파워다운 검출부(10)는, 저항분압과 인버터를 이용한 간이한 회로로 구성되고, 파워다운 전압수준(V_PD)을 검출했을 때, H수준의 검출 신호(Vdet)를 출력한다.
파워다운 검출부(10)는, 파워업 검출부와 같이 기준전압 발생회로나 비교회로를 포함하지 않으므로, 소비전력을 저감시킬 수 있지만, 그 반면, 파워업 검출부보다도 검출 정밀도가 나빠진다. 이 때문에, 도 1에 나타낸 바와 같이, 파워다운 검출부(10)의 검출 범위(H2)의 편차는, 파워업 검출부의 검출 범위(H1)의 편차보다도 커진다.
이러한 파워다운 검출부(10)를 이용한 경우, 검출 범위(H2)의 편차가 크기 때문에 올바르게 파워다운 전압수준(V_PD)을 검출할 수 없다고 하는 본질적인 문제를 안고 있다. 플래시 메모리가 스탠바이 상태이면, 파워다운 전압수준(V_PD)의 검출 범위에 다소의 오차가 있어도 특별히 영향은 없지만, 내부회로의 테스트 중에 파워다운 전압수준(V_PD)을 올바르게 검출할 수 없으면, 플래시 메모리에 심각한 문제를 일으킬 우려가 있다. 메모리 셀 어레이나 그 주변회로 등을 테스트할 경우, 다병렬의 측정을 실행하는 일이 많고, 그 때문에, 공급전압이 강하되기 쉬운 환경에 있고, 테스트 중에, 공급전압이 파워다운 전압수준(V_PD)보다도 강하되어도 파워다운 동작이 개시되지 않으면, 오동작에 의해 예기하고 있지 않은 회로에 고전압이 인가되어서 회로가 고장나거나, 메모리 셀에 테스트 데이터가 프로그램되어서 테스트 자체의 신뢰성도 소실되어 버린다.
본 발명은, 이러한 종래의 과제를 해결하는 것이며, 소비전력을 저감시키면서 테스트 동작 시에 정확하게 파워다운 동작을 실행할 수 있는 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 기억장치는, 공급전압이 일정 전압으로 강하된 것을 검출하는 제1 검출회로와, 상기 제1 검출회로보다도 높은 검출 정밀도를 지니고, 상기 공급전압이 상기 일정 전압으로 강하된 것을 검출하는 제2 검출회로와, 내부회로가 테스트 상태일 때 상기 제2 검출회로를 선택하고, 상기 내부회로가 상기 테스트 상태가 아닐 때 상기 제1 검출회로를 선택하는 선택 수단과, 상기 제1 검출회로 또는 상기 제2 검출회로의 검출 결과에 응답해서 파워다운 동작을 실행하는 실행 수단을 포함한다.
본 발명에 따르면, 내부회로가 테스트 상태일 때 제2 검출회로를 선택하고, 내부회로가 테스트 상태가 아닐 때 제1 검출회로를 선택하고, 선택된 제1 검출회로 또는 제2 검출회로의 검출 결과에 응답해서 파워다운 동작을 실행하도록 했으므로, 소비전력을 저감하면서 테스트 동작 시에 정확하게 파워다운 동작을 실행할 수 있다.
도 1은 플래시 메모리의 파워업 검출 동작과 파워다운 검출 동작을 설명하는 그래프이다.
도 2는 종래의 파워다운 검출부를 나타낸 도면이다.
도 3은 종래의 파워다운 검출부의 구성예를 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 플래시 메모리의 내부 구성을 나타내는 블록도이다.
도 5는 본 발명의 실시예에 따른 파워다운 검출부의 구성을 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 기준전압 발생회로의 일례를 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 고정밀도 전압 검출회로의 일례를 나타낸 도면이다.
도 8은 본 발명의 실시예에 따른 테스트 상태일 때의 파워다운 검출부의 검출 범위의 편차를 설명하는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 파워다운 검출부의 구성을 나타낸 도면이다.
도 10은 본 발명의 다른 실시예에 따른 테스트 상태일 때의 파워다운 검출부의 검출 범위의 편차를 설명하는 도면이다.
다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세하게 설명한다. 본 발명의 반도체 기억장치는, 바람직한 양상에서는, NAND형이나 NOR형의 플래시 메모리, 저항 변화형 메모리, 자기변화형 메모리 등의 불휘발성 메모리이다. 이하의 설명에서는, NAND형의 플래시 메모리를 예시한다.
[ 실시예 ]
본 발명의 실시예에 따른 플래시 메모리의 개략 구성을 도 4에 나타낸다. 본 실시예의 플래시 메모리(100)는, 복수의 메모리 셀이 행렬 형상으로 배열된 메모리 셀 어레이(110)와, 외부 입출력 단자(I/O)에 접속된 입출력 버퍼(120)와, 입출력 버퍼(120)로부터 어드레스 데이터를 받는 어드레스 레지스터(130)와, 입출력 버퍼(120)로부터 커맨드 데이터 등을 수취하고, 각 부를 제어하는 제어기(140)와, 어드레스 레지스터(130)로부터 행 어드레스 정보(Ax)를 수취하고, 행 어드레스 정보(Ax)를 디코딩하고, 디코딩 결과에 의거해서 블록의 선택 및 워드선의 선택 등을 행하는 워드선 선택회로(150)와, 워드선 선택회로(150)에 의해 선택된 페이지로부터 독출된 데이터를 유지하거나, 선택된 페이지에 프로그램해야 할 입력 데이터를 유지하는 페이지 버퍼/감지 회로(160)와, 어드레스 레지스터(130)로부터 열 어드레스 정보(Ay)를 수취하고, 열 어드레스 정보(Ay)를 디코딩하고, 해당 디코딩 결과에 의거해서 페이지 버퍼/감지 회로(160) 내의 열 어드레스의 데이터를 선택하는 열 선택회로(170)와, 데이터의 독출, 프로그램 및 소거 등을 위하여 필요한 각종 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부전압 발생회로(180)와, 전원 투입 시에 외부단자로부터 공급되는 공급전압(Vcc)을 감시하고, 파워업 전압수준(V_PU)을 검출하고, 파워업 검출 신호(PWRDET)를 출력하는 파워업 검출부(190)와, 공급전압(Vcc)을 감시하고, 파워다운 전압수준(V_PD)을 검출하고, 파워다운 검출 신호(DET_H/DET_L)를 출력하는 파워다운 검출부(200)와, 메모리 셀 어레이나 그 주변회로를 포함하는 내부회로의 테스트를 실행하는 테스트 제어 회로(240)를 포함해서 구성된다.
메모리 셀 어레이(110)는, 열방향으로 배치된 m개의 블록(BLK(0), BLK(1), ···, BLK(m-1))을 갖는다. 1개의 블록에는, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링이 복수개 형성된다. NAND 스트링은, 기판 표면 상에 2차원적으로 형성되어도 되고, 기판 표면 상에 3차원적으로 형성되어도 된다. 또한, 메모리 셀은, 1비트(2가 데이터)를 기억하는 SLC 타입이어도 되고, 다비트를 기억하는 MLC 타입이어도 된다. 1개의 NAND 스트링은 복수의 메모리 셀(예를 들어, 64개)과, 비트선측 선택 트랜지스터와, 소스선측 선택 트랜지스터를 직렬로 접속해서 구성된다. 비트선측 선택 트랜지스터의 드레인은 대응하는 1개의 비트선(GBL)에 접속되고, 소스선측 선택 트랜지스터의 소스는 공통의 소스선(SL)에 접속된다.
독출 동작에서는, 비트선에 소정의 양의 전압을 인가하고, 선택된 워드선에 소정의 전압(예를 들면 0V)을 인가하고, 비선택 워드선에 패스 전압(Vpass)(예를 들면 4.5V)을 인가하고, 선택 게이트선(SGD, SGS)에 양의 전압(예를 들면 4.5V)을 인가하고, NAND 스트링의 비트선측 선택 트랜지스터, 소스선측 선택 트랜지스터를 온(on) 상태로 하고, 공통 소스선에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택된 워드선에 고전압의 프로그램 전압(Vpgm)(15 내지 20V)을 인가하고, 비선택의 워드선에 중간전위(예를 들면 10V)를 인가하고, 비트선측 선택 트랜지스터를 온시키고, 소스선측 선택 트랜지스터를 오프시켜, "0" 또는 "1"의 데이터에 따른 전위를 비트선에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드선에 0V를 인가하고, P웰에 고전압(예를 들면 20V)을 인가하고, 부동 게이트(floating gate)의 전자를 기판에 뽑아냄으로써, 블록 단위로 데이터를 소거한다.
파워업 검출부(190)는, 전원 투입 시에 플래시 메모리(100)에 공급되는 공급전압(Vcc)이 파워업 전압수준(V_PU)에 도달한 것을 검출하면, 파워업 검출 신호(PWRDET)를 제어기(140)에 출력한다. 제어기(140)는, 예를 들어, CPU나 ROM/RAM 등을 포함하고, ROM/RAM에는 파워업 동작, 파워다운 동작, 독출 동작, 프로그램 동작, 소거 동작 등을 실행하기 위한 명령이나 데이터 등의 코드가 격납되어 있다. 제어기(140)는, 파워업 검출 신호(PWRDET)를 수취하면, 이것에 응답해서 ROM/RAM으로부터 독출된 코드를 따라 파워업 동작을 실행한다. 파워업 동작에서는, 제어기(140)를 포함하는 내부회로의 리셋이나, 메모리 셀 어레이(110)의 퓨즈 셀의 독출 등이 행해진다.
파워다운 검출부(200)는, 공급전압(Vcc)이 파워다운 전압수준(V_PD)으로 강하된 것을 검출하면, 플래시 메모리(100)의 동작 상태에 따라서 파워다운 검출 신호(DET_L) 또는 (DET_H)를 제어기(140)에 출력한다. 제어기(140)는, 파워다운 검출 신호(DET_L/DET_H)를 수취하면, 이것에 응답해서 ROM/RAM으로부터 독출된 코드를 따라 파워다운 동작을 실행한다. 파워다운 동작에서는, 제어기(140)를 포함하는 내부회로의 리셋이나, 차지 펌프 회로의 정지 등이 행해진다.
테스트 제어 회로(240)는, 특별히 그 구성이 한정되지는 않지만, 예를 들어, 조립 자기 테스트 회로(이하, BIST 회로(Built-In Self Test))일 수 있다. BIST 회로는, 메모리나 로직 등의 테스트를 용이화하는 설계 기술의 하나이며, 메모리 셀 어레이(110)나 그 주변회로를 포함하는 내부회로를 자기 테스트하기 위한 기능을 포함하고, 웨이퍼 수준, 칩 수준 또는 패키지 수준에 있어서 내부회로의 테스트를 실행할 수 있다. 또한, BIST 회로는, 예를 들어, 테스트 패턴을 발생하는 회로, 테스트 결과와 기대치를 대조하는 회로, 대조 결과로서 합격 또는 불합격을 출력하는 회로 등을 포함할 수 있다.
테스트 제어 회로(240)는, 예를 들어, 테스트용 단자에 인가된 테스트 신호에 응답해서 내부회로의 테스트를 실행하거나, 혹은 외부에서부터 입력된 테스트용 커맨드에 응답해서 내부회로의 테스트를 실행한다. 테스트 제어 회로(240)는, 내부회로의 테스트를 실행할 때, 테스트 중인 것을 나타내는, 예를 들어, H 수준의 테스트 신호(TEST_PD)를 출력한다.
도 5에 본 실시예의 파워다운 검출부(200)의 내부 구성을 나타낸다. 해당 도면에 나타낸 바와 같이, 파워다운 검출부(200)는 저전력 전압 검출회로(210), 고정밀도 전압 검출회로(220) 및 선택기(230)를 구비한다. 저전력 전압 검출회로(210)는, 비교적 간이한 회로로, 보다 소비전력을 저감 가능한 회로로 구성되고, 예를 들어, 도 3에 나타낸 바와 같은 저항과 인버터를 갖는 검출회로(10)로 구성된다. 검출회로(10)는, 공급전압(Vcc)을 상시 모니터하고, 검출 노드(N)가 파워다운 전압수준(V_PD)으로 강하되었을 때, 검출 노드(N)의 전압이 인버터의 역치 이하가 되도록 저항의 크기가 선택된다. 이렇게 해서, 저전력 전압 검출회로(210)는, 공급전압(Vcc)이 파워다운 전압수준(V_PD)으로 강하된 것을 검출하면, 그 검출 결과를 나타내는 H수준의 검출 신호(DET_L)를 선택기(230)에 출력한다(도 3의 검출 신호(Vdet)가 대응한다).
고정밀도 전압 검출회로(220)는, 기준전압(Vref)을 발생하는 기준전압발생기(222)와, 기준전압발생기(222)에서 발생된 기준전압(Vref)과 공급전압(Vcc)을 비교하는 비교회로(224)를 포함한다. 기준전압(Vref)은 파워다운 전압수준(V_PD)으로 설정되고, 비교회로(224)는, 공급전압(Vcc)이 파워다운 전압수준(V_PD) 이하로 강하되면, 그것을 나타내는 H수준의 검출 신호(DET_H)를 선택기(230)에 출력한다.
기준전압 발생회로(222)는, 특별히 그 구성이 한정되지는 않지만, 예를 들어, 전원전압의 변동이나 동작 온도에 거의 의존하지 않는 밴드갭 기준 회로(BGR 회로)를 이용할 수 있다. 도 6에 일반적인 BGR 회로를 나타낸다. 해당 도면에 나타낸 바와 같이, BGR 회로는 전원전압(Vcc)(iBGR)과 GND 사이에 제1 및 제2 전류경로를 포함하고, 제1 전류경로에 직렬로 접속된 PMOS 트랜지스터(P1), 저항(R1), 양극성 트랜지스터(Q1)를 포함하고, 제2 전류경로에 직렬로 접속된 PMOS 트랜지스터(P2), 저항(R2), R, 양극성 트랜지스터(Q2)를 포함하고, 또한 저항(R1)과 트랜지스터(Q1)를 공통 접속하는 노드(VN)를 반전 입력 단자(-)에 접속하고, 저항(R2)과 저항(R)을 공통 접속하는 노드(VP)를 비반전 입력 단자(+)에 접속하고, 출력 단자를 트랜지스터(P1, P2)의 게이트에 공통 접속하는 차동증폭회로(AMP)를 포함한다. 차동증폭회로(AMP)는, 트랜지스터(Q1)의 순방향전압과, 트랜지스터(Q2)의 순방향전압에 저항(R)에 생기는 전압을 가산한 전압이 동등하게 되도록, 출력 전압을 조정하고, 출력 노드(BGR)로부터는 기준전압(Vref)이 출력된다.
비교회로(224)는, 특별히 그 구성이 한정되지는 않지만, 예를 들어, 도 7에 나타낸 바와 같이, 공급전압(Vcc)으로부터 생성된 내부전압(VI)과 기준전압(Vref)을 비교하는 비교기(CMP)를 포함한다. 기준전압(Vref) = 파워다운 전압수준(V_PD)으로 한다. 비교기(CMP)는, VI>Vref일 때, L수준의 검출 신호(DET_H)를 출력하고, Vref≥VI일 때, H수준의 검출 신호(DET_H)를 출력한다.
기준전압발생기(222) 및 비교회로(224)는 테스트 제어 회로(240)로부터의 테스트 신호(TEST_PD)에 응답해서 동작 또는 비동작으로 된다. 예를 들면, 테스트 신호(TEST_PD)가 H 수준일 때, 기준전압발생기(222) 및 비교회로(224)가 인에이블(Enable)되고, 테스트 신호(TEST_PD)가 L수준일 때, 기준전압발생기(222) 및 비교회로(224)가 디스에이블(Disable)된다.
선택기(230)는, 저전력 전압 검출회로(210)로부터의 검출 신호(DET_L)와 고정밀도 전압 검출회로(220)로부터의 검출 신호(DET_H)를 수취하고, 테스트 제어회로(240)로부터의 테스트 신호(TEST_PD)에 의거해서 어느 쪽인가의 검출 신호를 선택하고, 선택한 검출 신호를 제어기(140)에 출력한다. 예를 들면, 테스트 신호(TEST_PD)가 H 수준일 때, 고정밀도 전압 검출회로(220)의 검출 신호(DET_H)가 선택되고, 테스트 신호(TEST_PD)가 L 수준일 때, 저전력 전압 검출회로(210)의 검출 신호(DET_L)가 선택된다. 제어기(140)는, 검출 신호(DET_L) 또는 (DET_H)가 파워다운 전압수준(V_PD)의 검출을 나타낼 때, 검출 신호(DET_L) 또는 (DET_H)에 응답해서 내부회로의 리셋 등을 행한다.
다음에, 본 실시예의 파워다운 검출부(200)의 동작에 대해서 설명한다. 테스트 제어 회로(240)에 의해 내부회로(메모리 셀 어레이나 주변회로)의 테스트가 실행될 때, 테스트 신호(TEST_PD)에 응답해서 고정밀도 전압 검출회로(220)가 동작하고, 그리고 선택기(230)가 고정밀도 전압 검출회로(220)의 검출 신호(DET_H)를 제어기(140)에 출력한다. 즉, 테스트 상태에서는, 저전력 전압 검출회로(210)와 고정밀도 전압 검출회로(220)의 쌍방이 동작하고 있지만, 선택기(230)에 의해 고정밀도 전압 검출회로(220)의 검출 신호(DET_H)가 제어기(140)에 제공된다.
한편, 테스트 제어 회로(240)에 의해 내부회로의 테스트가 실행되어 있지 않을 때, 테스트 신호(TEST_PD)에 응답해서 고정밀도 전압 검출회로(220)가 비동작이으로 되고, 그리고 선택기(230)이 저전력 전압 검출회로(210)의 검출 신호(DET_L)를 제어기(140)에 출력한다. 즉, 비테스트 시에는, 저전력 전압 검출회로(210)만 동작하고, 선택기(230)에 의해 저전력 전압 검출회로(210)의 검출 신호(DET_L)가 제어기(140)에 제공된다.
도 8은, 본 실시예에 의한 테스트 상태일 때의 파워다운 전압수준(V_PD)의 검출 범위(H3)를 나타내고 있다. 전술한 바와 같이, 테스트 실행 시에는, 고정밀도 전압 검출회로(220)를 이용해서 파워다운 전압수준(V_PD)가 검출되므로, 저전력 전압 검출회로(210)를 이용했을 때보다도 검출 정밀도가 높고, 검출 범위(H3)의 편차를 작게 할 수 있다. 테스트 상태에서는, 내부회로가 동작하고 있고, 예를 들어, 다병렬의 측정에 의해 공급전압이 취약하게 된다. 테스트 기간 동안에 파워다운 전압수준(V_PD)을 올바르게 검출함으로써, 예를 들어, 파워다운 전압수준(V_PD)보다도 낮은 전압으로 내부회로가 동작하는 것이 억제되고, 그 결과, 오동작에 의한 회로의 고장이나 테스트 결과의 신뢰성의 저하를 방지할 수 있다. 다른 한편, 내부회로의 테스트가 실행되어 있지 않은 상태에서는, 고정밀도 전압 검출회로(220)를 비동작으로 하고, 저전력 전압 검출회로(210)만을 동작시킴으로써, 테스트가 실행되어 있지 않을 때나 스탠바이 상태의 허용 소비전력의 제약을 준수할 수 있다.
여기서, 파워업 검출부(190)에도, 파워업 전압수준(V_PU)의 검출에 있어서 높은 정밀도가 요구된다. 이 때문에, 파워업 검출부(190)도 또한, 기준전압발생기나 비교회로를 이용한 고정밀도 전압 검출회로를 이용한다. 따라서, 파워다운 검출부(200)의 고정밀도 전압 검출회로(220)는, 파워업 검출부(190)의 고정밀도 전압 검출회로를 이용하는 것이어도 된다. 이 경우, 파워업 시퀸스가 종료된 후, 고정밀도 전압 검출회로의 검출 수준이 파워업 전압수준(V_PU)으로부터 파워다운 전압수준(V_PD)으로 변경된다.
또, 상기 실시예에서는, 고정밀도 전압 검출회로(220)는, 테스트 제어회로(240)로부터의 테스트 신호(TEST_PD)에 응답해서 인에이블/디스에이블되었지만, 이것은 일례이며, 요컨대, 테스트 동작이 실행되는 것을 식별가능한 정보에 응답해서 고정밀도 전압 검출회로(220)를 인에이블/디스에이블되도록 해도 된다. 예를 들면, 테스트용 패드나 테스트용 외부단자에 입력되는 테스트에 관한 신호에 응답해서 고정밀도 전압검출부(220)을 인에이블/디스에이블되도록 해도 되고, 혹은 외부에서 입력되는 테스트에 관한 커맨드에 응답해서 고정밀도 전압검출부(220)를 인에이블/디스에이블되도록 해도 된다. 이것은, 선택기(230)의 선택 동작에 대해서도 마찬가지이다.
다음에, 본 발명의 다른 실시예에 대해서 설명한다. 상기 실시예에서는, 고정밀도 전압 검출회로(220)가 기준전압발생기(222)로부터 발생된 기준전압(Vref)을 이용하는 예를 나타내었지만, 본 실시예에서는, 고정밀도 전압 검출회로(220)가 테스트 패드로부터 입력된 기준전압(Vref)을 이용한다.
도 9는 본 실시예의 파워다운 검출부(200A)의 구성을 나타낸 도면이다. 해당 도면에 나타낸 바와 같이, 테스트 패드(250)는, 예를 들어, 외부단자에 본딩 접속되지 않은 테스트 전용의 패드이며, 웨이퍼 수준 또는 칩 수준의 테스트 시에 프로브 핀을 개재해서 기준전압(Vref)이 인가된다. 기준전압(Vref)은, 예를 들어, 파워다운 전압수준(V_PD)이다. 도 10은, 본 실시예에 의한 테스트 때의 파워다운 전압수준(V_PD)의 검출 범위를 나타내고 있고, 검출 범위의 편차를 사실상 없앨 수 있다. 이와 같이 해서, 비교회로(224)는, 테스트 패드(250)로부터 입력된 기준전압(Vref)을 이용해서 공급전압(Vcc)이 파워다운 전압수준(V_PD)으로 강하되었는지의 여부를 고정밀도로 검출할 수 있다.
상기 실시예에서는, 테스트 패드(250)로부터 기준전압(Vref)을 입력하는 예를 나타내었지만, 이것은 일례이며, 테스트 패드(250)에 전기적으로 접속된 외부단자로부터 기준전압(Vref)을 입력하도록 해도 된다. 외부단자는, 예를 들어, 테스트 동작 시에 이용되지 않는 단자이다. 또한, 상기 실시예에서는, NAND형 플래시 메모리를 예시했지만, 본 발명은, 이것으로 한정되지 않고, 다른 불휘발성 메모리의 파워다운 검출에도 적용할 수 있다.
본 발명의 바람직한 실시형태에 대해서 전술했지만, 본 발명은, 특정한 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.
100: 플래시 메모리 110: 메모리 셀 어레이
120: 입출력 버퍼 130: 어드레스 레지스터
140: 제어기 150: 워드선 선택회로
160: 페이지 버퍼/감지 회로 170: 열 선택회로
180: 내부전압 발생회로 190: 파워업 검출부
200: 파워다운 검출부 210: 저전력전압 검출부
220: 고정밀도 전압 검출회로 230: 선택기
240: 테스트 제어회로

Claims (9)

  1. 반도체 기억장치로서,
    공급전압이 일정 전압으로 강하된 것을 검출하는 제1 검출회로;
    상기 제1 검출회로보다도 높은 검출 정밀도를 지니고, 상기 공급전압이 상기 일정 전압으로 강하된 것을 검출하는 제2 검출회로;
    내부회로가 테스트 상태일 때 상기 제2 검출회로를 선택하고, 상기 내부회로가 상기 테스트 상태가 아닐 때 상기 제1 검출회로를 선택하는 선택 수단; 및
    상기 제1 검출회로 또는 상기 제2 검출회로의 검출 결과에 응답해서 파워다운 동작을 실행하는 실행 수단을 포함하고,
    상기 높은 검출 정밀도는 검출 범위의 편차가 더 작은 것을 나타내는 것인, 반도체 기억장치.
  2. 제1항에 있어서, 상기 제2 검출회로는, 기준전압을 생성하는 기준전압 생성회로와, 상기 기준전압과 전원전압을 비교하는 비교회로를 포함하고, 상기 제1 검출회로는 상기 기준전압 생성회로를 포함하지 않는, 반도체 기억장치.
  3. 제1항에 있어서, 상기 내부회로는 테스트 회로를 포함하고,
    상기 선택 수단은, 상기 테스트 회로가 테스트를 실행할 때 상기 제2 검출회로를 선택하고, 상기 테스트 회로가 테스트를 실행하지 않을 때 상기 제1 검출회로를 선택하는, 반도체 기억장치.
  4. 제3항에 있어서, 상기 선택 수단은, 상기 테스트 회로로부터 출력되는 테스트 신호에 의거해서 상기 제1 검출회로 또는 상기 제2 검출회로를 선택하는, 반도체 기억장치.
  5. 제1항에 있어서, 상기 선택 수단은, 외부로부터 테스트를 개시시키기 위한 커맨드가 입력되었을 때, 상기 제2 검출회로를 선택하는, 반도체 기억장치.
  6. 제1항에 있어서, 상기 선택 수단은, 테스트용 패드에 신호가 입력되었을 때, 상기 제2 검출회로를 선택하는, 반도체 기억장치.
  7. 제1항에 있어서, 상기 제2 검출회로는 테스트용 패드로부터 입력되는 기준전압을 이용해서 상기 공급전압이 상기 일정 전압으로 강하된 것을 검출하는, 반도체 기억장치.
  8. 제3항에 있어서, 상기 테스트 회로는 메모리 셀 어레이 또는 상기 메모리 셀 어레이의 주변회로의 테스트를 실행하는, 반도체 기억장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 검출회로 및 상기 제2 검출회로가 검출하는 전압수준은, 파워업 검출회로가 검출하는 전압수준보다도 낮고, 그리고 CMOS의 동작 가능한 전압수준보다도 높은, 반도체 기억장치.
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