JPH08203300A - 半導体不揮発性記憶装置 - Google Patents

半導体不揮発性記憶装置

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JPH08203300A
JPH08203300A JP848995A JP848995A JPH08203300A JP H08203300 A JPH08203300 A JP H08203300A JP 848995 A JP848995 A JP 848995A JP 848995 A JP848995 A JP 848995A JP H08203300 A JPH08203300 A JP H08203300A
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Abstract

(57)【要約】 【目的】各書き換え時に消去不良セルが発生してもこれ
を回避でき、ひいては消去不良の起こりにくい信頼性の
高い半導体不揮発性記憶装置を実現する。 【構成】各書き換え毎に、消去不良セルが存在かどうか
を検出し、少なくとも１個の消去不良セルが存在する場
合、当該消去不良セルに書き込むべきデータ内容に基づ
いて、書き込み時のデータの位相を正転あるいは反転さ
せてデータの書き込みを行う書き込み回路２と、書き込
み回路２によるデータ書き込みが位相正転状態で行われ
たか位相反転状態で行われたかを記録する記録部１ａと
を設ける。書き込み回路２は、消去不良セルに書き込む
べきデータがすべて書き込み状態のデータの場合、書き
込み時のデータの位相を正転状態に保持したままでデー
タの書き込みを行い、消去不良セルに書き込むべきデー
タがすべて消去状態のデータの場合、書き込み時のデー
タの位相を反転させてデータの書き込みを行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的に書き換え可能
なメモリ、たとえばフラッシュＥＥＰＲＯＭなどの半導
体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】電気的に書き換え可能なフラッシュメモ
リとしては、データの書き込みはＣＨＥ（チャンネルホ
ットエレクトロン）によりドレイン側よりフローティン
グゲート中に電子を注入することにより行い、消去はＦ
Ｎ（Fowler-Nordheim)トンネリングによりフローティン
グゲートからソースへ電子を引き抜くことにより行うＮ
ＯＲ型フラッシュメモリ等が知られている。
【０００３】以下、ＮＯＲ型フラッシュメモリの消去動
作、書き込み動作、読み出し動作におけるバイアス条件
を、それぞれ図１２、図１３、図１４に示し、これら図
を参照しながら各動作時のバイアスについて簡単に説明
する。
【０００４】図１２、図１３および図１４において、Ｗ
Ｌm-1 、ＷＬm 、ＷＬm+1 はワード線、ＢＬn-1 、ＢＬ
n 、ＢＬn+1 はビット線、ＳＲＬは共通ソース線、ＭＴ
m-1,n-1 、ＭＴm-1,n 、ＭＴm-1,n+1 、ＭＴm,n-1 、Ｍ
Ｔm,n 、ＭＴm,n+1 、ＭＴm+1,n-1 、ＭＴm+1,n 、ＭＴ
m+1,n+1 はメモリセルをそれぞれ示している。
【０００５】図１２は消去時のバイアス例に示してお
り、全メモリセル一括消去を行う場合のバイアス例を示
している。この場合、すべてのワード線ＷＬm-1 、ＷＬ
m 、ＷＬm+1 に０Ｖ、すべてのビット線ＢＬn-1 、ＢＬ
n 、ＢＬn+1 をフローティング状態にバイアスして、共
通ソース線ＳＲＬに１２Ｖを印加する。その結果、フロ
ーティングゲート中の電子がＦＮトンネリングによりソ
ース側から引き抜かれて、すべてのメモリセルのしきい
値電圧Ｖｔｈは１〜２Ｖ程度になる。
【０００６】図１３は書き込み時のバイアス例を示して
おり、図中実線で囲んだメモリセルＭＴm,n にデータ書
き込みを行う場合のバイアス例を示している。この場
合、選択するワード線ＷＬm に１２Ｖ、選択するビット
線ＢＬn に７Ｖを印加し、その他のワード線ＷＬm-1 、
ＷＬm+1 、ビット線ＢＬn-1 、ＢＬn+1および共通ソー
ス線ＳＲＬに０Ｖを印加する。その結果、選択されたメ
モリセルＭＴm,n にのみ、チャンネルホットエレクトロ
ン（ＣＨＥ）により、フローティングゲート中に電子が
注入されて、しきい値電圧Ｖｔｈは５Ｖ以上になる。
【０００７】図１４は読み出し時のバイアス例を示して
おり、選択するワード線ＷＬm に接続された図中実線で
囲んだメモリセルＭＴm,n-1 、ＭＴm,n 、ＭＴm,n+1 の
データをページ読み出しする場合のバイアス例を示して
いる。この場合、選択するワード線ＷＬm に５Ｖ、すべ
てのビット線ＢＬn-1 、ＢＬn 、ＢＬn+1 に２Ｖを印加
し、その他のワード線ＷＬm-1 、ＷＬm+1 および共通ソ
ース線ＳＲＬに０Ｖを印加する。その結果、選択するワ
ード線ＷＬm に接続されたメモリセルＭＴm,n-1 、ＭＴ
m,n 、ＭＴm,n+1 のうち、オフ状態にあるメモリセルを
データ１（書き込み状態）、オン状態にあるメモリセル
をデータ０（消去状態）にあると判断する。
【０００８】図１５は、以上説明したＮＯＲ型フラッシ
ュメモリの消去動作、書き込み動作、読み出し動作にお
けるバイアス条件をまとめたものである。
【０００９】
【発明が解決しようとする課題】ところで、上述したＮ
ＯＲ型フラッシュメモリの動作で問題となるものに、い
わゆる消去動作における過剰消去の問題がある。
【００１０】たとえば図５の全メモリセル一括消去を行
う場合では、消去ベリファイ読み出し動作を繰り返しな
がら全メモリセルの消去が完了するまで、消去パルスが
印加され続ける。ところが、プロセス上のバラツキ等に
よりメモリセルの消去特性がばらついた場合、最も消去
の遅いメモリセルの消去が完了するまで消去パルスが印
加され続けると、最も消去の早いメモリセルは過剰消去
されて、場合によってはしきい値電圧Ｖｔｈがデプレー
ション状態になってしまう可能性がある。
【００１１】図１６は、この過剰消去の問題を説明する
ための特性図である。図１６において、横軸は消去時
間、縦軸はメモリセルのしきい値電圧Ｖｔｈをそれぞれ
表している。また、図中Ｌで示す曲線は最も消去の遅い
メモリセルの特性を、Ｓで示す曲線は標準的なメモリセ
ルの特性を、Ａで示す曲線は最も消去の早いメモリセル
の特性をそれぞれ示している。
【００１２】図１６に示すように、最も消去の遅いメモ
リセルのしきい値電圧Ｖｔｈがベリファイ電圧、たとえ
ばこの例においては３Ｖ以下になるまで、全メモリセル
に消去パルスが印加され続ける。その結果、プロセス等
のバラツキによりもたらされるより消去の早いメモリセ
ルは、しきい値電圧Ｖｔｈがベリファイ電圧以下になっ
ても消去され続けることになり、最も消去の早いメモリ
セルのしきい値電圧Ｖｔｈがデプレーション状態になっ
てしまう。
【００１３】もし消去時に過剰消去セルが発生し、かつ
その消去セルがデータ書き換え時に０データ（消去状態
のまま）であるならば、図１４の読み出し動作時に非選
択のワード線に接続されたメモリセル（過剰消去セル）
に電流が流れて、選択するワード線上のメモリセルのデ
ータの判定が不可能になってしまう。
【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、繰り返し書き換え可能で、各書
き換え時に消去不良セルが発生してもこれを回避でき、
ひいては消去不良の起こりにくい信頼性の高い半導体不
揮発性記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体不揮発性記憶装置は、メモリセルに
対して電気的に書き込み消去を行うことにより、一定の
回数、繰り返し書き換えのできる半導体不揮発性記憶装
置であって、各書き換え毎に、消去不良セルが存在する
かどうかを検出する検出回路と、少なくとも１個の消去
不良セルが存在する場合、当該消去不良セルに書き込む
べきデータ内容に基づいて、書き込み時のデータの位相
を正転または反転させてデータの書き込みを行う書き込
み回路と、上記書き込み回路によるデータ書き込みが位
相正転状態で行われたか位相反転状態で行われたかを記
録する記録部とを有する。
【００１６】また、上記半導体不揮発性記憶装置は、チ
ャンネルホットエレクトロンによりフローティングゲー
ト中に電子を注入することによりデータの書き込みを行
い、ＦＮトンネリングよりフローティングゲート中の電
子を引き抜くことにより消去を行うＮＯＲ型半導体不揮
発性記憶装置であって、上記書き込み回路は、上記消去
不良セルに書き込むべきデータがすべて書き込み状態の
データの場合、書き込み時のデータの位相を正転状態に
保持したままでデータの書き込みを行い、上記消去不良
セルに書き込むべきデータがすべて消去状態のデータの
場合、書き込み時のデータの位相を反転させてデータの
書き込みを行う。
【００１７】また、本発明の半導体不揮発性記憶装置で
は、上記書き込み回路は、上記消去不良セルが複数個存
在しかつ当該消去不良セルに書き込むべきデータ内容が
同一データでない場合、再度消去のやり直しを行う。
【００１８】また、本発明の半導体不揮発性記憶装置
は、データ読み出し時に、アドレス指定されたメモリセ
ルからデータを読み出すとともに、上記記録部に記録さ
れている当該メモリセルへの書き込み時の位相情報を読
み出し、当該位相情報に基づいて読み出しデータの内容
を判定する回路を有する。
【００１９】また、上記記録部は、上記半導体不揮発性
記憶装置のメモリアレイ領域内の一部メモリ部に設けら
れている。また、上記記録部は、各ワード線セクタ毎に
設けられ、データ書き込み時の位相も各ワード線セクタ
毎に指定して書き込みが行われる。また、上記記録部
は、少なくとも１本の補助ビット線と、各ワード線セク
タ毎に対応して上記補助ビット線に接続されたメモリセ
ルとからなる。また、上記記録部は、メモリアレイ領域
を複数に分割した各ブロック毎に設けられ、データ書き
込み時の位相も各ブロック毎に指定して書き込みが行わ
れる。
【００２０】
【作用】本発明の半導体不揮発性記憶装置によれば、検
出回路により各書き換え毎に、消去不良セルが存在する
かどうかが検出され、書き込み回路により、少なくとも
１個の消去不良セルが存在する場合、当該消去不良セル
に書き込むべきデータ内容に基づいて、書き込み時のデ
ータの位相を正転あるいは反転させてデータの書き込み
が行われる。そして、記録部に、書き込み回路によるデ
ータ書き込みが位相正転状態で行われたか位相反転状態
で行われたかが記録される。これにより、消去不良セル
の問題を回避することができる。
【００２１】たとえば、チャンネルホットエレクトロン
によりフローティングゲート中に電子を注入することに
よりデータの書き込みを行い、ＦＮトンネリングにより
フローィングゲート中の電子を引き抜くことにより消去
を行うＮＯＲ型フラッシュメモリにおいては、上記消去
不良セルに書き込むべきデータがすべて書き込み状態の
データの場合、書き込み時のデータの位相を正転状態に
保持したままでデータの書き込みが行われ、また上記消
去不良セルに書き込むべきデータがすべて消去状態のデ
ータの場合、書き込み時のデータの位相を反転させてデ
ータの書き込みが行われる。その結果、消去時に発生し
た過剰消去セルは、書き換え後にはすべて書き込み状態
のデータとなって、過剰消去セルは存在しなくなる。
【００２２】また、上記消去不良セルが複数個存在しか
つ当該消去不良セルに書き込むべきデータ内容が同一デ
ータでない場合においても、再度消去のやり直しを行う
ことにより、対処することが可能である。
【００２３】また、データ読み出し時に、アドレス指定
されたメモリセルからデータが読み出されるとともに、
記録部に記録されている当該メモリセルへの書き込み時
の位相情報が読み出され、当該位相情報に基づいて読み
出しデータの内容が判定される。
【００２４】また、記録部が、各ワード線セクタ毎に設
けられ、データ書き込み時の位相も各ワード線セクタ毎
に指定して書き込みが行われる。これによりに、各ワー
ド線セクタ毎に消去不良セルを救済できる。
【００２５】また、記録部が、メモリアレイ領域を複数
に分割した各ブロック毎に設けられ、データ書き込み時
の位相も各ブロック毎に指定して書き込みが行われる。
これにより、各ブロック毎に消去不良セルを救済でき
る。
【００２６】
【実施例】図１は、本発明に係る半導体不揮発性記憶装
置、具体的にはＣＨＥ書き込み／ＦＮ消去を行うＮＯＲ
型フラッシュメモリにおける、一実施例を示すブロック
図である。
【００２７】図１に示すように、本装置は、フラッシュ
メモリアレイ１、フラッシュメモリアレイ１内に設けら
れたメモリアレイの位相情報記録部１ａ、センスアンプ
を含むフラッシュメモリアレイ１の読み出し／書き込み
回路２、消去不良となったフラッシュメモリアレイ１内
のメモリセルアドレスを一時記憶するためのラッチＲＧ
１〜ＲＧｎを有するアドレスラッチ回路３、たとえばＤ
ＲＡＭ、ＳＲＡＭ等の半導体メモリ、あるいは磁気テー
プ、磁気ディスク、光ディスク等からなり、フラッシュ
メモリアレイ１内に書き換えるデータを記録してある外
部データ領域４、アドレスラッチ回路３に記憶された消
去不良の発生したフラッシュメモリアレイ１内のメモリ
セルアドレスに、書き換えるべきデータを外部データ領
域４より読み出して、一時記憶するためのラッチｒｇ１
〜ｒｇｎを有するデータラッチ回路５、およびデータラ
ッチ回路５に記憶された消去不良の発生したメモリセル
に書き換えるべきデータ内容により、フラッシュメモリ
アレイ１内のメモリセルにデータを書き換える時に、デ
ータの位相を正転させて（あるいはそのままの位相で）
データの書き込みを行うか、あるいはデータの位相を反
転させてデータの書き込みを行うか、あるいは再度フラ
ッシュメモリアレイ１の消去のやり直しを行うかを決定
するためのデータ判別回路６により構成されている。
【００２８】また、図中Ｄ１〜Ｄ６はデータの流れを、
Ｓ１，Ｓ２は制御信号の流れをそれぞれ示している。
【００２９】図２は、図１のＮＯＲ型フラッシュメモリ
のブロック図において、各書き換え毎の、書き換えシー
ケンスフローを示す図である。
【００３０】図２の書き換えシーケンスは、ＳＦＡ→Ｓ
ＦＢ→ＳＦＣの３つの基本シーケンスを連続的に行うこ
とによりなされる。ＳＦＡは通常の消去動作を行う消去
シーケンスフローであり、ＳＦ１〜ＳＦ６の各ステップ
により構成される。ＳＦＢは消去シーケンスフローＳＦ
Ａの消去動作により発生した過剰消去セルの存在するメ
モリセルアドレスの検出を行う過剰消去セル検出シーケ
ンスフローであり、ＳＦ７〜ＳＦ１１の各ステップによ
り構成される。ＳＦＣは過剰消去セル検出シーケンスフ
ローＳＦＢの過剰消去セル検出動作により検出した過剰
消去セルに書き込むべきデータ内容に基づいて、データ
の位相を決定し、書き換えを行うデータ書き込みシーケ
ンスフローであり、ＳＦ１２〜ＳＦ１９の各ステップに
より構成される。
【００３１】次に、図１のブロック図および図２のシー
ケンスフローの図を参照しながら、本発明におけるＮＯ
Ｒ型フラッシュメモリの書き換え動作について、順を追
って、説明する。
【００３２】消去動作シーケンスＳＦＡは、従来のＮＯ
Ｒ型フラッシュメモリの消去動作シーケンスとまったく
同様である。すなわち、まず消去に先立って、フラッシ
ュメモリアレイ１の全メモリセルにデータ書き込みを行
う（ＳＦ１）。これは、消去後のメモリセルのしきい値
電圧Ｖｔｈのバラツキを小さくするためである。次に、
フラッシュメモリアレイ１のメモリセルアドレス番号Ａ
Ｎを１に設定する（ＳＦ２）。次に、消去パルスを印加
してフラッシュメモリアレイ１を一括消去する（ＳＦ
３）。
【００３３】続いて、アドレス番号ＡＮのメモリセルの
ベリファイ読み出しを行い（ＳＦ４）、消去が未完了の
場合には再度消去パルスを印加し、消去が完了した場合
にはアドレス番号ＡＮを＋１だけインクリメントし（Ｓ
Ｆ５）、メモリセルアドレス番号ＡＮがすべて終了する
まで繰り返す（ＳＦ６）。その結果、フラッシュメモリ
アレイ１の全メモリセルは、しきい値電圧Ｖｔｈがステ
ップＳＦ４のベリファイ読み出し電圧以下になり、消去
が終了する。
【００３４】また、ステップＳＦ４のベリファイ読み出
し動作は、たとえば文献「1994 Symposium on VLSI Cir
cuit p63〜p64 」に紹介されているように、図３に示す
ようなバイアス電圧を印加することにより可能である。
【００３５】図３に示す読み出し例は、選択するワード
線ＷＬm に接続された図中実線で囲んだメモリセルＭＴ
m,n-1 、ＭＴm,n 、ＭＴm,n+1 のデータをページ読み出
しする場合である。この場合、選択するワード線ＷＬm
に５Ｖ、すべてのビット線ＢＬn-1 、ＢＬn 、ＢＬn+1
に３．３Ｖ、その他のワード線ＷＬm-1 、ＷＬm+1 に０
Ｖ、共通ソース線ＳＲＬに２Ｖを印加する。選択するワ
ード線ＷＬm に５Ｖ、共通ソース線ＳＲＬに２Ｖを印加
することにより、ベリファイ読み出し電圧は実質的に３
Ｖになる。また、共通ソース線ＳＲＬに２Ｖを印加する
ことにより、非選択のワード線ＷＬm-1 、ＷＬm+1 に接
続されたメモリセルに過剰消去セルが存在するような場
合でも、選択ワード線ＷＬmのメモリセルの読み出し動
作に悪影響を及ぼさない。その結果、選択するワード線
ＷＬm に接続されたメモリセルＭＴm,n-1 、ＭＴm,n 、
ＭＴm,n+1 のうち、オフ状態にあるメモリセルを消去未
完了セル、オン状態にあるメモリセルを消去完了セルで
あると判断する。
【００３６】続いて、過剰消去セル検出シーケンスフロ
ーＳＦＢにおいて、消去シーケンスＳＦＡの消去動作に
より発生した過剰消去セルの存在するメモリセルアドレ
スの検出を行う。まず、フラッシュメモリアレイ１のメ
モリセルアドレス番号ＡＮを１に設定する（ＳＦ７）。
次に、アドレス番号ＡＮのメモリセルのベリファイ読み
出し動作を行い過剰消去セルが存在するか否かを調べる
（ＳＦ８）。もし、過剰消去セルが存在する場合にはメ
モリセルアドレス番号ＡＮをアドレスラッチ回路３に一
時記憶して（ＳＦ９）、アドレス番号ＡＮを＋１だけイ
ンクリメントする（ＳＦ１０）。過剰消去セルが存在し
ない場合には、そのままアドレス番号ＡＮをインクリメ
ントする。以上の動作をメモリセルアドレス番号ＡＮが
すべて終了するまで繰り返す（ＳＦ１１）。その結果、
フラッシュメモリアレイ１において、しきい値電圧Ｖｔ
ｈがステップＳＦ８のベリファイ読み出し電圧以下のメ
モリセルの存在するアドレスが、アドレスラッチ回路３
に一時記憶される。
【００３７】また、ステップＳＦ８のベリファイ読み出
し動作も、たとえば文献「1994 Symposium on VLSI Cir
cuit p63〜p64 」に紹介されているように、図４に示す
ようなバイアス電圧を印加することにより可能である。
【００３８】図４示す読み出し例は、選択するワード線
ＷＬm に接続された図中実線で囲んだメモリセルＭＴm,
n-1 、ＭＴm,n 、ＭＴm,n+1 のデータをページ読み出し
する場合である。この場合、選択するワード線ＷＬm に
２．５Ｖ、すべてのビット線ＢＬn-1 、ＢＬn 、ＢＬn+
1 に３．３Ｖ、その他のワード線ＷＬm-1 、ＷＬm+1に
０Ｖ、共通ソース線ＳＲＬに２Ｖを印加する。選択する
ワード線ＷＬm に２．５Ｖ、共通ソース線ＳＲＬに２Ｖ
を印加することにより、ベリファイ読み出し電圧は実質
的に０．５Ｖになる。また、共通ソース線ＳＲＬに２Ｖ
を印加することにより、非選択のワード線ＷＬm-1 、Ｗ
Ｌm+1のメモリセルに過剰消去セルが存在するような場
合でも、選択ワード線ＷＬm のメモリセルの読み出し動
作に悪影響を及ぼさない。その結果、選択するワード線
ＷＬm に接続されたメモリセルＭＴm,n-1 、ＭＴm,n 、
ＭＴm,n+1 のうち、オフ状態にあるメモリセルを正常消
去セル、オン状態にあるメモリセルを過剰消去セルであ
ると判断する。
【００３９】続いて、データ書き込みシーケンスＳＦＣ
において、過剰消去セル検出シーケンスＳＦＢの過剰消
去セル検出動作により検出した過剰消去セルに書き込む
べきデータ内容に基づいて、データの位相を決定し、フ
ラッシュメモリアレイ１の書き換えを行う。まず、アド
レスラッチ回路３内のラッチＲＧ１〜ＲＧｎに、過剰消
去セルの発生したメモリセルのアドレス番号が存在する
か否かを調べる（ＳＦ１２）。もし、アドレスラッチ回
路３内に過剰消去セルの発生したメモリセルのアドレス
番号が存在しない場合、外部データ領域４に記憶されて
いる書き換え用のデータを順番に読み出して、フラッシ
ュメモリアレイ１のしかるべき場所に、データの位相を
正転に保持したままでデータの書き込みを行い（ＳＦ１
６）、このメモリアレイの位相情報記録部１ａに、位相
正転の位相情報を書き込む（ＳＦ１７）。もし、アドレ
スラッチ回路３内に過剰消去の発生したメモリセルのア
ドレス番号が存在する場合、この過剰消去セルの発生し
たメモリセルに書き込むべきデータを、外部データ領域
４のしかるべき場所から読み出してデータラッチ回路５
に記憶する（ＳＦ１３）。
【００４０】続いて、データ判別回路６によりデータラ
ッチ回路５に記憶されている過剰消去の発生したメモリ
セルに書き込むべきデータが、すべて同一種類のデータ
であるか否かを調べる（ＳＦ１４）。もし、データラッ
チ回路５に記憶されている過剰消去セルに発生したメモ
リセルに書き込むべきデータが、複数個存在してかつ同
一種類のデータでない場合、再度、フラッシュメモリア
レイ１の消去のやり直しを行う。もし、データラッチ回
路５に記憶されている過剰消去の発生したメモリセルに
書き込むべきデータが、すべて同一種類のデータであっ
て、しかも書き込み状態のデータである場合には（ＳＦ
１５）、外部データ領域４に記憶されている書き換え用
のデータを順番に読み出して、フラッシュメモリアレイ
１のしかるべき場所に、データの位相を正転に保持した
ままでデータの書き込みを行い（ＳＦ１６）、このメモ
リアレイの位相情報記録部１ａに、位相正転の位相情報
を書き込む（ＳＦ１７）。
【００４１】もし、データラッチ回路５に記憶されてい
る過剰消去の発生したメモリセルに書き込むべきデータ
が、すべて同一種類のデータであって、しかも消去状態
のデータである場合には（ＳＦ１５）、外部データ領域
４に記憶されている書き換え用のデータを順番に読み出
して、フラッシュメモリアレイ１のしかるべき場所に、
データの位相を反転させてデータの書き込みを行い（Ｓ
Ｆ１８）、このメモリアレイの位相情報記録部１ａに、
位相反転の位相情報を書き込む（ＳＦ１９）。
【００４２】以上のシーケンス動作の結果、消去シーケ
ンスＳＦＡにおいて、フラッシュメモリアレイ１内に過
剰消去のメモリセルが発生しても、過剰消去セル検出シ
ーケンスＳＦＢによりこれを検出でき、さらに、データ
書き込みシーケンスＳＦＣにおいて、当該過剰消去のメ
モリセルに書き込むべきデータ内容に基づいて、フラッ
シュメモリアレイ１内にデータを書き込む時のデータの
位相を制御し、あるいは再度消去のやり直しを行うこと
ができる。その結果、過剰消去のメモリセルが発生して
も、書き換え動作の終了後には、当該過剰消去のメモリ
セルはすべて書き込み状態のデータ、つまりしきい値電
圧Ｖｔｈが５Ｖ以上になって、過剰消去の問題は回避で
きる。
【００４３】図５は、フラッシュメモリアレイ１内の正
規メモリセルおよび位相情報記録部１ａの位相メモリセ
ルにおけるしきい値電圧Ｖｔｈと、当該メモリアレイに
対するデータ書き込みが行われた時の位相の関係を示す
図である。
【００４４】図５に示すように、位相が正転の場合に
は、通常のＣＨＥ書き込み／ＦＮ消去のＮＯＲ型フラッ
シュメモリと同相であり、正規メモリセルのしきい値電
圧Ｖｔｈが５Ｖ以上でデータ「１」、しきい値電圧Ｖｔ
ｈが約１．５Ｖでデータ「０」であり、位相メモリセル
におけるしきい値電圧Ｖｔｈは５Ｖ以上に設定される。
これに対して、位相が反転の場合には、通常のＣＨＥ書
き込み／ＦＮ消去のＮＯＲ型フラッシュメモリと逆相で
あり、正規メモリセルのしきい値電圧Ｖｔｈが約１．５
Ｖでデータ「１」、しきい値電圧Ｖｔｈが５Ｖ以上でデ
ータ「０」であり、位相メモリセルにおけるしきい値電
圧Ｖｔｈは約１．５Ｖに設定される。また、フラッシュ
メモリアレイ１内の正規メモリセルのデータを読み出す
場合においては、データ読み出し時に、アドレス指定さ
れたメモリセルからデータを読み出すとともに、位相情
報記録部１ａに記録されている当該メモリセルへの書き
込み時の位相情報を読み出し、この位相情報に基づいて
読み出しデータの内容を判定することにより、データの
判別が可能である。
【００４５】図６は、フラッシュメモリアレイ１内の正
規メモリセルおよび位相情報記録部１ａの位相メモリセ
ルにおいけるしきい値電圧Ｖｔｈと、当該正規メモリセ
ルにおけるデータ判定の関係を示す図である。
【００４６】図６に示すように、正規メモリセルのしき
い値電圧Ｖｔｈが５Ｖ以上で、位相メモリセルにおける
しきい値電圧Ｖｔｈが５Ｖ以上に設定されている場合に
は、正転状態であって、正規メモリセルのデータは
「１」と判定される。正規メモリセルのしきい値電圧Ｖ
ｔｈが約１．５Ｖで、位相メモリセルにおけるしきい値
電圧Ｖｔｈが５Ｖ以上に設定されている場合には、正転
状態であって、正規メモリセルのデータは「０」と判定
される。正規メモリセルのしきい値電圧Ｖｔｈが５Ｖ以
上、位相メモリセルにおけるしきい値電圧Ｖｔｈが約
１．５Ｖに設定されている場合には、反転状態であっ
て、正規メモリセルのデータは「０」と判定される。正
規メモリセルのしきい値電圧Ｖｔｈが約１．５Ｖで、位
相メモリセルにおけるしきい値電圧Ｖｔｈが約１．５に
設定されている場合には、反転状態であって、正規メモ
リセルのデータは「１」と判定される。
【００４７】また、図７（ａ）および図７（ｂ）は、フ
ラッシュメモリアレイ１内部に位相情報記録部１ａを設
ける場合の、２種類の具体例を示す図である。
【００４８】図７（ａ）は、メモリアレイ領域内に設け
られた位相情報記録部が、メモリアレイ内の通常の１ワ
ード線に接続されたメモリセルの場合の構成例を示して
いる。図７（ａ）において、ＷＬ１〜ＷＬＮは通常ワー
ド線、ＢＬ１〜ＢＬＭはビット線、ＷＬｎは通常ワード
線内に設けられた位相情報記録部のための１ワード線で
ある。また、○は通常メモリセルとして用いられるメモ
リセル、●は位相情報記録部として用いるメモリセルを
表している。位相情報記録部として用いるメモリセル
は、基本的にメモリアレイ内に１個あれば充分なので、
他のメモリセルにはファイル名、書き換え日時等の情報
を記録すればよい。
【００４９】図７（ｂ）は、メモリアレイ領域内に設け
られた位相情報記録部が、メモリアレイに補助的に設け
られた１ワード線に接続されたメモリセルの場合の構成
例を示している。図７（ｂ）において、ＷＬ１〜ＷＬＮ
は通常ワード線、ＢＬ１〜ＢＬＭはビット線、ＷＬＣは
通常ワード線外に設けられた位相情報記録部のための補
助ワード線である。また、図７（ａ）の場合と同様に、
○は通常メモリセルとして用いるメモリセル、●は位相
情報記録部として用いるメモリセルを表している。位相
情報記録部として用いるメモリセルは、基本的にメモリ
アレイ内に１個あれば充分なので、他のメモリセルには
ファイル名、書き換え日時等の情報を記録すればよい。
【００５０】なお、図７（ａ）および図７（ｂ）は、メ
モリアレイ領域内に位相情報記録部を設ける場合の２種
類の具体例を示すものであるが、これらに限定されるも
のではなく、その他の各種の態様に及ぶことはいうまで
もない。
【００５１】また、以上の実施例において、主に、メモ
リアレイに対して全メモリセル一括消去を行い、データ
の書き換えも当該メモリアレイに対してデータ書き込み
時の位相情報を決定しているが、本発明の応用におい
て、消去および位相情報を決定してデータ書き換えを行
う単位は、メモリアレイ領域を複数に分割した各ワード
線セクタまたは各ブロック毎に行ってもよい。
【００５２】メモリアレイ領域の複数に分割した各ワー
ド線セクタまたは各ブロック毎に、データ書き換え時の
位相情報を決定することにより、たとえば、消去時に当
該メモリアレイ内に多数の過剰消去セルが発生したよう
な場合にも、データ書き換え単位の各ワード線セクタ内
または各ブロック内には、小数の過剰消去セルしか存在
しなくなる。その結果、各ワード線セクタ内または各ブ
ロック内に複数の過剰消去セルが存在するような確率が
小さく、まれに複数の過剰消去セルが存在するような場
合にも、当該過剰消去セルに書き込むべきデータが同一
データでなくて、消去の再度やり直しを行う可能性が小
さくなるので好適である。
【００５３】データ書き換え時の位相情報をワード線セ
クタ毎に指定してデータ書き換えを行う場合、消去はメ
モリアレイ内の全メモリセル一括消去を行いデータ書き
換え時の位相情報をワード線セクタ毎に指定する場合
と、消去もワード線セクタ毎に行いデータ書き換え時の
位相情報もワード線セクタ毎に指定する場合がある。
【００５４】図８は、メモリアレイをワード線セクタ毎
に分割して、各ワード線セクタ毎に消去を行う場合のバ
イアス条件を示す図である。この場合、図８に示すよう
に、選択するワード線ＷＬm に−１０Ｖ、選択しないワ
ード線ＷＬm-1 、ＷＬm+1 に０Ｖ、すべてのビット線Ｂ
Ｌn-1 、ＢＬn 、ＢＬn+1 をフローティング状態にバイ
アスして、共通ソース線ＳＲＬに５Ｖを印加する。その
結果、選択されたワード線ＷＬm に接続されたメモリセ
ルのみ、フローティングゲート中の電子がＦＮトンネリ
ングによりソース側から引き抜かれて、メモリセルのし
きい値電圧Ｖｔｈは１〜２Ｖ程度になる。
【００５５】図９は、メモリアレイ内に設けられた各ワ
ード線セクタ毎に位相情報記録部が、それぞれメモリア
レイに補助的に設けられた１ビット線に接続されたメモ
リセルの場合の構成例を示す図である。図９において、
ＷＬ１〜ＷＬＮはワード線、ＢＬ１〜ＢＬＭは通常ビッ
ト線、ＢＣは通常ビット線外に設けられた位相情報記録
部のための補助ビット線である。また、○は通常メモリ
セルとして用いるメモリセル、●は位相情報記録部とし
て用いるメモリセルを表している。
【００５６】なお、図９は、メモリアレイ領域内の各ワ
ード線セクタ毎に位相情報記録部を設ける場合の具体例
であるが、これに限定されるものではなく、その他の各
種の様態に及ぶことはいうまでもない。
【００５７】データ書き換え時の位相情報をメモリアレ
イ領域を複数に分割した各ブロック毎に指定してデータ
書き換えを行う場合、消去はメモリアレイ内の全メモリ
セル一括消去を行いデータ書き換え時の位相情報を各ブ
ロック毎に指定する場合と、消去も各ブロック毎に行い
データ書き換え時の位相情報も各ブロック毎に指定する
場合がある。
【００５８】図１０は、メモリアレイ領域内を複数のブ
ロックに分割して、各ブロック毎に消去を行う場合のバ
イアス条件を示す図である。図１０に例において、メモ
リアレイはＭＢＬＫ１１、ＭＢＬＫ１２、ＭＢＬＫ２
１、ＭＢＬＫ２２、の４ブロックに分割されている。ま
た、図中、ＷＬ１１〜ＷＬ１Ｎ、ＷＬ２１〜ＷＬ２Ｎは
ワード線、ＢＬ１１〜ＢＬ１Ｍ、ＢＬ２１〜ＢＬ２Ｍは
ビット線、ＳＲＬ１１、ＳＲＬ１２、ＳＲＬ２１、ＳＲ
Ｌ２２はそれぞれのブロックの共通ソース線を示してい
る。
【００５９】図１０の消去例においては、メモリブロッ
クＭＢＬＫ１２の消去を行う場合であり、すべてのワー
ド線ＷＬ１１〜ＷＬ１Ｎ、ＷＬ２１〜ＷＬ２Ｎは０Ｖ、
すべてのビット線ＢＬ１１〜ＢＬ１Ｍ、ＢＬ２１〜ＢＬ
２Ｍをフローティング状態にバイアスして、選択するメ
モリブロックＭＢＬＫ１２の共通ソース線ＳＲＬ１２に
１２Ｖ、その他のメモリブロックＭＢＬＫ１１、ＭＢＬ
Ｋ２１、ＭＢＬＫ２２の共通ソース線ＳＲＬ１１、ＳＲ
Ｌ２１、ＳＲＬ２２に０Ｖを印加する。その結果、選択
されたメモリブロックＭＢＬＫ１２内のメモリセルにお
いてのみ、フローティングゲート内の電子がＦＮトンネ
リングによりソース側から引き抜かれて、メモリセルの
しきい値電圧Ｖｔｈは１〜２Ｖ程度になる。
【００６０】図１１は、図１０のメモリアレイ領域内を
複数のブロックに分割して、各ブロック内の一部、具体
的にはメモリブロックＭＢＬＫ１２内の一部に、位相情
報記録部を設ける場合の具体例を示す図である。
【００６１】図１１の例においては、メモリブロックＭ
ＢＬＫ１２内に設けられた位相情報記録部が、メモリブ
ロックアレイ内の通常の１ワード線に接続されたメモリ
セルの場合である。図１１において、ＷＬ１１〜ＷＬ１
Ｎは通常ワード線、ＢＬ２１〜ＢＬ２Ｍは通常ビット
線、ＷＬ１ｎは通常ワード線内に設けれた位相情報記録
のための１ワード線である。また、○は通常メモリセル
として用いるメモリセル、●は位相情報記録部として用
いるメモリセルを表している。位相情報記録部として用
いるメモリセルは、基本的に各ブロックに１個あれば充
分なので、他のメモリセルには当該ブロックのファイル
名、書き換え日時等の情報を記録すればよい。
【００６２】なお、図１１は、各メモリブロックアレイ
領域内の通常の１ワード線に接続されたメモリセルに位
相情報記録部を設ける場合の具体例であるが、これに限
定されるものではなく、その他の各種の態様に及ぶこと
はいうまでもない。
【００６３】以上説明したように、本実施例によれば、
繰り返し書き換えのできる半導体不揮発性記憶装置、特
にＣＨＥ書き込み／ＦＮ消去のＮＯＲ型フラッシュメモ
リにおいて、各書き換え時に過剰消去セルが発生して
も、書き換え終了後には、これら過剰消去のメモリセル
はすべて書き込み状態、つまりメモリセルのしきい値電
圧Ｖｔｈが５Ｖ以上になっているので、過剰消去セルが
問題となるようなことはない。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
各書き換え時に過剰消去セルが発生してもこれが問題と
なることを回避でき、ひいては消去不良の起こりにくい
信頼性の高い、繰り返し書き換え可能な半導体不揮発性
記憶装置を実現できる。特に、ＣＨＥ書き込み／ＦＮ消
去のＮＯＲ型フラッシュメモリにおいて、信頼性の向上
を図れる。
【図面の簡単な説明】
【図１】本発明に係るＮＯＲ型フラッシュメモリの一実
施例を示すブロック図である。
【図２】本発明に係るＮＯＲ型フラッシュメモリの書き
換え動作時のシーケンスフローを示す図である。
【図３】図２のシーケンスフローにおいて消去が完了し
たかどうかをベリファイ読み出しする時のバイアス条件
を示す図である。
【図４】図２のシーケンスフローにおいて過剰消去セル
が存在するかどうかをベリファイ読み出しする時のバイ
アス条件を示す図である。
【図５】正規メモリセルおよび位相メモリセルにおける
しきい値電圧Ｖｔｈと、データ書き込みが行われた時の
位相の関係を示す図である。
【図６】正規メモリセルおよび位相メモリセルにおける
しきい値電圧Ｖｔｈと、正規メモリセルにおけるデータ
判定の関係を示す図である。
【図７】フラッシュメモリアレイ内部に位相情報記録部
を設ける場合の、２種類の具体例を示す図である。
【図８】ＮＯＲ型フラッシュメモリのワード線セクタ消
去時のバイアス条件を示す図である。
【図９】フラッシュメモリアレイ内の各ワード線セクタ
毎の位相情報記録部を、それぞれメモリアレイに補助的
に設けられた１ビット線に接続されたメモリセルに設け
る場合の具体例を示す図である。
【図１０】メモリアレイ領域内を複数のブロックに分割
した場合の、ブロック消去時のバイアス条件を示す図で
ある。
【図１１】メモリアレイ領域内を複数のブロックに分割
した場合に、各メモリブロック内部に位相情報記録部を
設ける場合の具体例を示す図である。
【図１２】ＮＯＲ型フラッシュメモリの消去時のバイア
ス条件を示す図である。
【図１３】ＮＯＲ型フラッシュメモリの書き込み時のバ
イアス条件を示す図である。
【図１４】ＮＯＲ型フラッシュメモリの読み出し時のバ
イアス条件を示す図である。
【図１５】ＮＯＲ型フラッシュメモリの各種動作をまと
めた図である。
【図１６】ＮＯＲ型フラッシュメモリの過剰消去の問題
を説明するための特性図である。
【符号の説明】
１…フラッシュメモリアレイ １ａ…位相情報記録部 ２…読み出し／書き込み回路 ３…アドレスラッチ回路 ４…外部データ領域 ５…データラッチ回路 ６…データ判別回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルに対して電気的に書き込み消
    去を行うことにより、一定の回数、繰り返し書き換えの
    できる半導体不揮発性記憶装置であって、 各書き換え毎に、消去不良セルが存在するかどうかを検
    出する検出回路と、 少なくとも１個の消去不良セルが存在する場合、当該消
    去不良セルに書き込むべきデータ内容に基づいて、書き
    込み時のデータの位相を正転または反転させてデータの
    書き込みを行う書き込み回路と、 上記書き込み回路によるデータ書き込みが位相正転状態
    で行われたか位相反転状態で行われたかを記録する記録
    部とを有する半導体不揮発性記憶装置。
  2. 【請求項２】 上記半導体不揮発性記憶装置は、チャン
    ネルホットエレクトロンによりフローティングゲート中
    に電子を注入することによりデータの書き込みを行い、
    ＦＮトンネリングによりフローティングゲート中の電子
    を引き抜くことにより消去を行うＮＯＲ型半導体不揮発
    性記憶装置であって、 上記書き込み回路は、上記消去不良セルに書き込むべき
    データがすべて書き込み状態のデータの場合、書き込み
    時のデータの位相を正転状態に保持したままでデータの
    書き込みを行い、上記消去不良セルに書き込むべきデー
    タがすべて消去状態のデータの場合、書き込み時のデー
    タの位相を反転させてデータの書き込みを行う請求項１
    記載の半導体不揮発性記憶装置。
  3. 【請求項３】 上記書き込み回路は、上記消去不良セル
    が複数個存在しかつ当該消去不良セルに書き込むべきデ
    ータ内容が同一データでない場合、再度消去のやり直し
    を行う請求項１または請求項２記載の半導体不揮発性記
    憶装置。
  4. 【請求項４】 データ読み出し時、アドレス指定された
    メモリセルからデータを読み出すとともに、上記記録部
    に記録されている当該メモリセルへの書き込み時の位相
    情報を読み出し、当該位相情報に基づいて読み出しデー
    タの内容を判定する回路を有する請求項１、２または３
    記載の半導体不揮発性記憶装置。
  5. 【請求項５】 上記記録部は、上記半導体不揮発性記憶
    装置のメモリアレイ領域内の一部メモリ部に設けられて
    いる請求項１、２、３または４記載の半導体不揮発性記
    憶装置。
  6. 【請求項６】 上記記録部は、各ワード線セクタ毎に設
    けられ、データ書き込み時の位相も各ワード線セクタ毎
    に指定して書き込みが行われる請求項１、２、３、４ま
    たは５記載の半導体不揮発性記憶装置。
  7. 【請求項７】 上記記録部は、少なくとも１本の補助ビ
    ット線と、各ワード線セクタ毎に対応して上記補助ビッ
    ト線に接続されたメモリセルとからなる請求項１、２、
    ３、４、５または６記載の半導体不揮発性記憶装置。
  8. 【請求項８】 上記記録部は、メモリアレイ領域を複数
    に分割した各ブロック毎に設けられ、データ書き込み時
    の位相も各ブロック毎に指定して書き込みが行われる請
    求項１、２、３、４または５記載の半導体不揮発性記憶
    装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0890955A3 (en) * 1997-07-07 1999-09-01 Sony Corporation Storage apparatus, data write-in method, and data read-out method
KR100640573B1 (ko) * 2000-11-18 2006-10-31 삼성전자주식회사 반도체 메모리 장치의 테스트를 위한 테스트 데이터 발생회로 및 테스트 데이터 발생 방법
JP2010524143A (ja) * 2007-04-03 2010-07-15 フリースケール セミコンダクター インコーポレイテッド 不揮発性メモリアレイを有する電子デバイスとその使用方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3093649B2 (ja) * 1996-09-05 2000-10-03 九州日本電気株式会社 不揮発性半導体メモリ装置
JPH11126497A (ja) * 1997-10-22 1999-05-11 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置
US6040997A (en) * 1998-03-25 2000-03-21 Lexar Media, Inc. Flash memory leveling architecture having no external latch
DE69832609D1 (de) * 1998-09-30 2006-01-05 St Microelectronics Srl Emulierte EEPROM Speicheranordnung und entsprechendes Verfahren
US8588126B2 (en) * 2006-11-08 2013-11-19 Trellisware Technologies, Inc. Methods and apparatus for network communication via barrage relay onto an independent medium allocation
US8457005B2 (en) 2006-11-08 2013-06-04 Trellisware Technologies, Inc. Method and system for establishing cooperative routing in wireless networks
US8576946B2 (en) * 2007-10-19 2013-11-05 Trellisware Technologies, Inc. Method and system for cooperative communications with minimal coordination
US8159874B2 (en) 2008-01-22 2012-04-17 Micron Technology, Inc. Cell operation monitoring
US8078795B2 (en) 2008-01-31 2011-12-13 Dell Products L.P. Methods and media for writing data to flash memory

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729386A (ja) * 1993-07-13 1995-01-31 Hitachi Ltd フラッシュメモリ及びマイクロコンピュータ
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0890955A3 (en) * 1997-07-07 1999-09-01 Sony Corporation Storage apparatus, data write-in method, and data read-out method
KR100640573B1 (ko) * 2000-11-18 2006-10-31 삼성전자주식회사 반도체 메모리 장치의 테스트를 위한 테스트 데이터 발생회로 및 테스트 데이터 발생 방법
JP2010524143A (ja) * 2007-04-03 2010-07-15 フリースケール セミコンダクター インコーポレイテッド 不揮発性メモリアレイを有する電子デバイスとその使用方法

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