JP2000331485A - 不揮発性半導体記憶装置及びその消去方法 - Google Patents

Abstract

(57)【要約】 【課題】 消去後のメモリセルのしきい値のばらつきの
低減、消去時間の増加の抑制等が可能な不揮発性半導体
記憶装置及びその消去方法を提供する。 【解決手段】 メモリセル１００は、出力ビット単位に
よりｎ個の消去サブセクタＳＳ0 〜ＳＳn に分割され
る。消去サブセクタＳＳ0 〜ＳＳn には、消去電圧印加
回路１０８-0〜１０８-nにより消去電圧が一定時間印加
される。消去サブセクタＳＳ0 〜ＳＳn の夫々の消去の
有無が、消去検査手段１０７-0〜１０７-nにより出力ビ
ット毎に検査され、消去不合格が判定された出力ビット
に対応する消去サブセクタには制御回路１０６及び消去
電圧印加回路１０８-0〜１０８-nによって追加消去のた
めの消去電圧が印加され、消去合格が判定された出力ビ
ットに対応する消去サブセクタには消去電圧が印加され
ない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその消去方法に関し、特に、メモリセルのゲ
ートとウェルに電圧を印加して消去を行う構成の不揮発
性半導体記憶装置及びその消去方法に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置の１つであるフ
ラッシュメモリは、１個のトランジスタでメモリセルを
構成でき、集積度を上げ易いという特徴がある。フラッ
シュメモリでは、ソースとフローティングゲートの間の
容量結合比がセルによって違うため、消去後のセルトラ
ンジスタのしきい値Ｖｔｈにばらつきが生じ、このしき
い値Ｖｔｈのばらつきが過剰消去（メモリセルのしきい
値電圧が負の値になる状態）の原因になる。そして、過
剰消去のセルが同一ビット線上に存在すると、過剰消去
のセルを通して電流が流れ、オフ状態（書込状態）のセ
ルトランジスタをオン状態と誤って判断したり、ビット
線電位が十分に上がらなくなって書き込みができなくな
る。そこで、消去後のセルトランジスタのしきい値のば
らつきを小さくする必要があり、これに関する種々の提
案がなされている。

【０００３】例えば、特開平９−１６１４９０号公報に
は、消去後の過剰消去になったメモリセルを適正なしき
い値まで書き戻す方法が提案されている。また、特開平
８−３０６１９６号公報には、データ消去のために選択
された複数の消去選択ブロックに対して同時にテータ消
去用の電圧を印加し（各図のＳ４及びＳ５）、消去選択
ブロックの消去が十分であるか否かを各ブロック毎に検
査し（Ｓ７及びＳ８）、消去十分と判定された消去選択
ブロックを消去非選択状態に変更し（Ｓ９）、消去不十
分と判定された消去選択状態にある消去選択ブロックに
対してＳ５〜Ｓ９の動作を繰り返し、かつ、消去選択ブ
ロックの検査開始時から当該ブロックを非選択状態にす
る動作の終了時まで、ローアドレス（Low address ）に
よる前記ブロックの選択が継続される構成の半導体記憶
装置が提案されている。

【０００４】また、特開平６−２８８７５号公報には、
全セルをブロックに分割し、各メモリセルのしきい値電
圧が判定レベル以下になるまで消去とベリファイ（veri
fy）をブロック単位で繰り返し、ベリファイ時にベリフ
ァイ対象でない行のセルトランジスタのコントロールゲ
ートに負電圧を印加し、負電圧を印加したセルの中に過
剰消去のセルが存在しても、この過剰消去のセルに電流
が流れないようにし、過剰消去セルが存在してもベリフ
ァイが行えるようにした消去方法が提案されている。

【０００５】

【発明が解決しようとする課題】しかし、従来の不揮発
性半導体記憶装置及びその消去方法によると、特開平９
−１６１４９０号公報及び特開平６−２８８７５号公報
に記載の不揮発性半導体記憶装置の場合、消去レベルを
低電圧化していくと、書き戻しの対象になるメモリセル
が多くなり、この結果、書き戻しの時間が長くなるとい
う問題がある。

【０００６】また、特開平８−３０６１９６号公報に記
載の不揮発性半導体記憶装置によると、ローアドレスに
よりブロックを分割する際、消去検査時に検査対象のメ
モリセルを選択するための内部アドレスの発生をブロッ
ク毎に制御する必要がある。つまり、消去と消去検査の
繰返し動作の途中で、第１のブロックの消去不良アドレ
スと第２，第３の消去不良となるアドレスが異なるた
め、必ず消去検査時には消去すべき対象ブロックの先頭
アドレスから消去を始めなければならない。このため、
消去完了と判定されたメモリセルも消去検査毎に検査す
ることになり、トータルの消去時間が増加する。また、
消去ブロック毎に消去検査手段を持つ場合には、センス
回路などの付加回路が大きくなるという問題がある。

【０００７】したがって、本発明は、消去後のメモリセ
ルのしきい値のばらつきの低減、及び消去時間の増加を
抑制することが可能な不揮発性半導体記憶装置及びその
消去方法を提供することを目的としている。

【０００８】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、第１の特徴として、フローティングゲー
トとウェルとの間に印加された電圧により消去が行われ
る不揮発性半導体記憶装置において、同時に消去が可能
なメモリセル群を複数のセクタに分け、このセクタを更
に出力ビット単位でｎ個の消去サブセクタに分割し、前
記ｎ個の消去サブセクタに同時に消去電圧を印加する消
去電圧印加手段と、前記ｎ個の消去サブセクタのそれぞ
れの消去の有無を検査する消去検査手段と、前記消去検
査手段の検査出力を前記出力ビット毎にチェックし、消
去不合格の出力ビットを含む消去サブセクタにのみ追加
消去の消去電圧が印加されるように前記消去電圧印加手
段を制御する制御手段を備えることを特徴とする不揮発
性半導体記憶装置を提供する。

【０００９】また、本発明、上記の目的を達成するた
め、第２の特徴として、フローティングゲートとウェル
との間に印加された電圧により消去が行われる不揮発性
半導体記憶装置の消去方法において、同時に消去が可能
なメモリセル群を複数のセクタに分け、このセクタを更
に出力ビット単位でｎ個の消去サブセクタに分割し、前
記ｎ個の消去サブセクタに同時に消去電圧を印加し、前
記ｎ個の消去サブセクタのそれぞれの消去の有無を前記
出力ビット単位で検査し、前記検査により消去不合格が
判定された出力ビットを含む消去サブセクタにのみ追加
の消去のための消去電圧を印加することを特徴とする不
揮発性半導体記憶装置の消去方法を提供する。

【００１０】上記の構成及び方法によれば、ｎ個の消去
サブセクタは、出力ビット単位で設定され、それぞれに
消去電圧を印加した後、その消去検査が出力ビット単位
で行われる。そして、消去不合格が判定された出力ビッ
トの消去セクタにのみ消去電圧が印加され、消去合格に
なるまで消去動作及び検査が繰り返し実施される。これ
により、それぞれの消去サブセクタに適した時間だけ消
去電圧を印加することにより、消去後のメモリセルのし
きい値のばらつきを低減することができる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を基に説明する。図１は本発明の不揮発性半導体
記憶装置の構成を示す。メモリセル１００は、フローテ
ィングゲートを持つセルトランジスタを用いて構成され
ている。このメモリセル１００は、消去の際、同時に消
去を行うメモリセル群の単位（消去ブロック又は消去セ
クタ）にグループ化される。さらに、消去時における１
つの消去セクタは、従来行われていたアドレス空間毎で
はなく、出力ビット単位（例えば、８ビット、１６ビッ
ト等）の消去サブセクタ（消去サブブロック）ＳＳ0 〜
ＳＳn に分割される。消去サブセクタＳＳは、細かくす
るほど（ビット数を小さくするほど）消去の有無のバラ
ツキを小さくできるが、読む単位が小さくなったり、オ
ーバーヘッドが増える等の問題が出てくる。したがっ
て、具体的には、上記したような数値の出力ビット単位
が適している。

【００１２】メモリセル１００には、Ｙデコーダ１０
１、Ｘデコーダ１０２、Ｙセレクタ１０３、及び駆動回
路１０４-0〜１０４-nが接続されている。Ｙデコーダ１
０１およびＸデコーダ１０２には内部アドレス発生回路
１０５が接続され、この内部アドレス発生回路１０５に
は制御回路１０６が接続されている。制御回路１０６に
は、消去検査手段（ＳＡ）１０７-0〜１０７-nが接続さ
れている。消去検査手段１０７-0〜１０７-nは、制御回
路１０６から出力される出力信号Ｄout0〜Ｄoutnによっ
て動作する。さらに、制御回路１０６には消去電圧印加
回路（ＥＲＷＣ）１０８-0〜１０８-nが接続され、この
消去電圧印加回路１０８-0〜１０８-nには駆動回路１０
４-0〜１０４-nが接続されている。駆動回路１０４-0〜
１０４-nはそれぞれ同一構成であり、消去電圧の供給元
の消去電圧印加回路１０８-0（〜１０８-n）の出力端子
にゲートが接続されたＰ型ＭＯＳトランジスタＰＷ-0
（〜ＰＷ-n）、Ｎ型ＭＯＳトランジスタＮＷ-0（〜ＮＷ
-n）、Ｎ型ＭＯＳトランジスタＮＳ-0（〜ＮＳ-n）の３
つのトランジスタによって構成されている。Ｐ型ＭＯＳ
トランジスタＰＷ-0（〜ＰＷ-n）とＮ型ＭＯＳトランジ
スタＮＷ-0（〜ＮＷ-n）はコンプリメンタリ接続され、
その共通接続されたドレインは消去電圧印加端子１０９
-0〜１０９-nを形成している。消去電圧印加端子１０９
-0〜１０９-nの出力電圧（消去電圧）は、消去サブセク
タＳＳ0 〜ＳＳn の各セルのウェルに印加される。

【００１３】制御回路１０６は、消去検査が不合格の場
合には、消去検査が不合格になった消去サブセクタＳＳ
にのみ消去電圧を追加印加するように消去電圧印加回路
１０８-0〜１０８-nを制御し、また、合格の場合には、
内部アドレスを増加（または減少）させ、消去すべき全
てのメモリセルの消去検査を行うように内部アドレス発
生手段１００を制御する。消去電圧印加回路１０８-0〜
１０８-nは、同時に消去を行うメモリセル群の単位（消
去セクタ）を、更に出力ビット毎に分割して消去サブセ
クタＳＳを設定し、ウェルに対して消去電圧を印加す
る。消去検査手段１０７-0〜１０７-nは、消去対象の複
数のメモリセルが消去されているか否かを検査する。

【００１４】以上の構成において、制御回路１０６の制
御によって消去動作が開始されると、消去電圧印加回路
１０８-0〜１０８-nが活性化され、その出力信号Ｃ0 〜
Ｃnが全てＬレベルとなり、駆動回路１０４-0〜１０４-
n内のＰ型トランジスタＰＷ0 〜ＰＷn が全て導通状態
になる。この結果、分割した全てのウェルに正の消去電
圧が印加され、Ｘデコーダを通して消去すべき全てのメ
モリセルのゲートに負の消去電圧が印加される（消去電
圧印加回路１０８-0〜１０８-nの出力信号Ｃ0〜Ｃn
は、一定時間のみ生成される）。なお、本実施の形態に
おいては、ウェルに正の電圧、ゲートに負の消去電圧を
印加し、ソースをオープンにしたが、この電圧印加モー
ドに限定されるものではなく、例えば、ゲートに０、ソ
ースに正の電圧等を印加するようにしてもよい。

【００１５】その後、消去すべきメモリセルを選択する
アドレス信号を内部アドレス発生回路１０５で発生し、
消去検査手段１０７-0〜１０７-nにより消去検査を実施
する。消去検査手段１０７-0〜１０７-nによる消去検査
の結果は、制御回路１０３によって出力ビット毎にチェ
ックされる。消去検査が合格の場合、次のアドレス信号
を内部アドレス回路１０５から出力し、順次消去検査を
実施する。

【００１６】消去の不合格が判定された場合、不合格と
なった消去サブセクタ（ＳＳ0 〜ＳＳn ）に追加の消去
を実施する。この追加の消去は、消去電圧がウェルに一
定時間印加されるように、消去電圧印加回路１０８-0〜
１０８-nを制御して行う。このとき、消去合格が判定さ
れた消去サブセクタＳＳ0 〜ＳＳn に対応する消去電圧
印加回路（１０８-0〜１０８-n）に対しては、追加の消
去動作時、消去電圧をウェルに印加しない。追加の消去
動作終了後、再度、消去検査を実施する。そして、追加
の消去動作及びその消去検査は、消去対象の全てのメモ
リセルが消去検査に合格するまで繰り返し実施する。

【００１７】図２は本発明の不揮発性半導体記憶装置の
消去方法の第１の実施の形態を示す。ここでは、消去電
圧印加回路１０８-0〜１０８-nは、消去用出力電圧Ｃ0
〜Ｃn を出力するか否かを表す消去電圧印加フラグＥＲ
Ｆ0 〜ＥＲＦn を持っている。まず、消去電圧印加フラ
グＥＲＦ0 〜ＥＲＦn に“１”がセットされ（ステップ
２０１）、ついで、消去電圧の印加回数Ｎを“０”にし
て初期化する（ステップ２０２）。この後、制御回路１
０６から消去電圧印加回路１０８-0〜１０８-nに指令が
出され、駆動回路１０４-0〜１０４-nが駆動されること
により、各セルのウェルに消去電圧が印加される（ステ
ップ２０３）。ついで、消去検査アドレスを消去検査開
始アドレスに設定する（ステップ２０４）。この後、消
去検査不良フラグをリセット（ＥＲＶＦ0 〜ＥＲＶＦn
＝０）し（ステップ２０５）、消去検査手段１０７-0〜
１０７-nの出力ビットＤout0〜Ｄoutnの状態（“０”又
は“１”）を検査する( ステップ２０６）。ステップ２
０６でパス（Ｐａｓｓ：検査合格）が判定されれば、
〔消去検査アドレス＝消去検査最終アドレス〕であるか
否かを判定（ステップ２０７）する。この判定で、〔消
去検査アドレス＝消去検査最終アドレス〕であれば、つ
まり消去検査が全部終わっていれば全ての処理を終了す
る。また、〔消去検査アドレス≠消去検査最終アドレ
ス〕が判定された場合、〔消去検査アドレス→消去検査
アドレス＋１〕にしてアドレスをインクリメントし（ス
テップ２０８）、処理をステップ２０５へ移行し、以降
の処理を再実行する。

【００１８】一方、ステップ２０６で消去検査の不合格
（Ｆａｉｌ) が判定された場合、消去検査不良フラグＥ
ＲＶＦ0 〜ＥＲＶＦn をセット（＝“１”）する（ステ
ップ２０９）。ついで、消去電圧印加フラグＥＲＦに消
去検査不良フラグＥＲＶＦを置き換える（ＥＲＦ＝ＥＲ
ＶＦ）する（ステップ２１０）。ついで、ＥＲＦ＝ＥＲ
ＶＦにした不合格のサブセクタに消去電圧を印加する
（ステップ２１１）。この消去電圧の印加の終了をもっ
て、消去電圧の印加回数ＮをＮ＝Ｎ＋１に更新する（ス
テップ２１２）。さらに、印加回数Ｎが最大消去電圧印
加回数に到達したか否か、つまり、予め設定した最大消
去電圧に印加回数が到達したか否かを判定する（ステッ
プ２１３）。この判定で、〔Ｎ＝消去電圧印加回数〕で
あれば、これ以上消去を行っても消去が困難と見なし、
処理を終了（不良終了）する。また、〔Ｎ≠消去電圧印
加回数〕、つまり、予め設定した最大消去電圧に印加回
数Ｎが到達していない場合には、処理をステップ２０５
に戻し、以降の一連の処理を繰り返し実行し、再度消去
検査を実行する（ステップ２０６）。

【００１９】以上のように、図２の処理においては、消
去電圧を印加後、内部アドレス発生回路１０５で消去検
査アドレスを指定し、この消去検査アドレスを開始アド
レスにして消去検査を実行する。消去検査がパスであれ
ば、内部アドレス発生回路１０５より次のアドレスを発
生し、いずれかの出力ビットが不合格になったときに、
その出力ビットに対応する消去サブセクタＳＳにのみ消
去電圧を印加し、再度消去検査を実行する。このよう
に、消去が従来のブロックを更に細分化した消去サブセ
クタ単位で行われ、かつ、消去検査は出力ビットの単位
で行われる。この結果、消去検査時の内部アドレスの設
定が消去サブセクタ間で共通に使用することができるよ
うになり、それぞれの消去ブロックに適した時間だけ消
去電圧を印加することにより、消去後のメモリセルのし
きい値のばらつきを低減することができる。

【００２０】図３は本発明の不揮発性半導体記憶装置の
消去方法の第２の実施の形態を示す。図２に示した実施
の形態では、消去検査を始める開始アドレスが常に固定
（ステップ２０４）であったのに対し、図３では、一度
全セルに消去電圧を印加した後、消去検査が最初に不良
になったセルのアドレスを検査開始アドレスにする。し
たがって、それ以前に検査合格になったセルの検査は飛
ばされるので、検査時間の短縮が可能になる。また、初
回に全ての消去サブセクタＳＳを同時に消去することに
より、トータルの消去回数を減らすことができる。

【００２１】消去検査が最初に不良になったセルのアド
レスを検査開始アドレスにする手段として、内部アドレ
ス発生回路１０５に或る出力ビットで消去検査が不合格
になった一番最初のアドレスを保持する手段を設け、こ
のアドレスを追加消去後の消去検査の開始アドレスにし
ている。このような処理により、消去検査のアドレス数
が必要以上に増加するのを抑制することができる。ま
た、図２の方法に比べ、消去検査に要する時間を短縮す
ることができる。

【００２２】まず、消去電圧印加フラグＥＲＦ0 〜ＥＲ
Ｆn の全てを“１”にセットし（ステップ３０１）、消
去電圧印加回数Ｎを設定（ステップ３０２）した後、全
ての消去サブセクタＳＳ0 〜ＳＳn に消去電圧を印加す
る（ステップ３０３）。このように、全ての消去サブセ
クタＳＳを同時に消去することにより、トータルの消去
回数を減らすことができる。次に、消去検査不良フラグ
ＥＲＶＦ0 〜ＥＲＶＦn をリセットし（＝“０”）初期
化（ステップ３０４）した後、消去検査アドレスを消去
検査開始アドレスＲ＝０にセットし（ステップ３０
５）、データ線０〜ｎ（Ｙセレクタ１０３の各入力線）
のそれぞれについて消去検査を行う（ステップ３０
６）。そして、データ線０〜ｎの中に消去不良が検出さ
れたとき、当該データ線の消去検査不良フラグをセット
（＝“１”）する（ステップ３０７）。

【００２３】次に、全てのデータ線の消去検査が不良で
あったか否かを判定する（ステップ３０８）。全てのデ
ータ線の消去検査が不良（Ｙｅｓ）であれば処理をステ
ップ３１６へ移行し、また、データ線のいずれかに消去
終了があれば、ステップ３０９へ移行する。ステップ３
０９で或るデータ線に消去検査の不良が判定された場
合、最初の検査による消去不良の検出であるため、消去
検査開始アドレスＲを“０”にセットする（ステップ３
１０）。ついで、消去検査開始アドレス＝消去検査アド
レスとして直前の消去検査のアドレスに置き換え（ステ
ップ３１１）、さらに、消去検査開始アドレスＲ＝１を
セットする（ステップ３１２）。ステップ３０９または
３１２の処理の後、〔消去検査アドレス＝消去検査終了
アドレス〕であるか否かを判定する（ステップ３１
３）。この判定により、最終アドレスにまで検査が行わ
れたか否かを知ることができる。〔消去検査アドレス≠
消去検査終了アドレス〕であれば〔消去検査アドレス＝
消去検査アドレス＋１〕としてインクリメントし（ステ
ップ３１４）、処理をステップ３０６へ戻し、以降の処
理を再実行する。また、ステップ３１３で〔消去検査ア
ドレス＝消去検査終了アドレス〕が判定された場合、全
てのデータ線で消去検査がパスしたか否かを判定し（ス
テップ３１５）、全てのデータ線で消去検査がパスして
いれば、処理を終了する。

【００２４】また、いずれかのデータ線で消去検査がパ
スしなかった場合及びステップ３０８で“Ｙｅｓ”の判
定がなされた場合には、消去電圧印加フラグを「ＥＲＦ
＝ＥＲＶＦ」とし、消去検査の結果をＥＲＦ（最初の時
点で全て“１”）に代入する（ステップ３１６）。この
後、消去電圧印加回数Ｎを〔Ｎ＝Ｎ＋１〕に更新する
（ステップ３１７）。ついで、消去電圧印加回数Ｎが最
大消去電圧印加回数に到達したか否かを判定する（ステ
ップ３１８）。〔消去電圧印加回数Ｎ＝最大消去電圧印
加回数〕が判定された場合には処理を終了し、〔消去電
圧印加回数Ｎ≠最大消去電圧印加回数〕であればステッ
プ３０３へ処理を戻し、以降の処理を繰り返し実行す
る。ステップ３１５〜３１８の処理により、いずれかの
データ線のみが消去をパスし、いずれかのデータ線で未
だ消去不良が残る状態が発生しても、消去検査がパスし
た所には消去電圧をそれ以上印加されないようにするこ
とができる。

【００２５】

【発明の効果】以上説明した通り、本発明の不揮発性半
導体記憶装置とその消去方法によれば、ｎ個の消去サブ
セクタは、出力ビット単位で設定され、それぞれに消去
電圧が一定時間印加された後、その検査は出力ビット単
位で行い、消去不合格が判定された出力ビットを含む消
去サブセクタにのみ消去電圧を印加し、消去合格になる
まで消去動作と検査を繰り返し行うようにしたので、消
去後のメモリセルのしきい値のばらつきを低減できると
共に消去時間の増加が抑制され、また、同時に消去され
るメモリセル数を減らすことができる。更に、それぞれ
のメモリセル群に最適な消去時間で消去を実施するた
め、消去後のメモリセルのしきい値が下がり過ぎを防止
することができる。

【００２６】また、出力ビット毎にウェルを分割した消
去サブセクタ毎に消去を行うことによりアドレス空間に
よって消去単位を分割した場合に比べ、消去検査アドレ
スを消去単位毎に設定する必要がなくなり、内部アドレ
ス信号の制御を省略することができる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の構成を示す
ブロック図である。

【図２】本発明の不揮発性半導体記憶装置における処理
方法を示すフローチャートである。

【図３】本発明の不揮発性半導体記憶装置における消去
方法の他の処理方法を示すフローチャートである。

【符号の説明】 １００ メモリセル １０１ Ｙデコーダ １０２ Ｘデコーダ １０３ Ｙセレクタ １０４-0〜１０４-n 駆動回路 １０５ 内部アドレス発生回路 １０６ 制御回路 １０７-0〜１０７-n 消去検査手段（ＳＡ） １０８-0〜１０８-n 消去電圧印加回路（ＥＲＷＣ） １０９-0〜１０９-n 消去電圧印加端子 ＳＳ0 〜ＳＳn 消去サブセクタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートとウェルとの間に
   印加された電圧により消去が行われる不揮発性半導体記
   憶装置において、 同時に消去が可能なメモリセル群を複数のセクタに分
   け、このセクタを更に出力ビット単位でｎ個の消去サブ
   セクタに分割し、前記ｎ個の消去サブセクタに同時に消
   去電圧を印加する消去電圧印加手段と、 前記ｎ個の消去サブセクタのそれぞれの消去の有無を検
   査する消去検査手段と、 前記消去検査手段の検査出力を前記出力ビット毎にチェ
   ックし、消去不合格の出力ビットを含む消去サブセクタ
   にのみ追加消去の消去電圧が印加されるように前記消去
   電圧印加手段を制御する制御手段を備えることを特徴と
   する不揮発性半導体記憶装置。
2. 【請求項２】 前記制御手段は、消去検査時に消去状態
   にあると判定された消去サブセクタには、以降の消去電
   圧印加後の消去検査を行わないようにアドレスを発生す
   る内部アドレス発生手段が接続されていることを特徴と
   する請求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 フローティングゲートとウェルとの間に
   印加された電圧により消去が行われる不揮発性半導体記
   憶装置の消去方法において、 同時に消去が可能なメモリセル群を複数のセクタに分
   け、このセクタを更に出力ビット単位でｎ個の消去サブ
   セクタに分割し、 前記ｎ個の消去サブセクタに同時に消去電圧を印加し、 前記ｎ個の消去サブセクタのそれぞれの消去の有無を前
   記出力ビット単位で検査し、 前記検査により消去不合格が判定された出力ビットを含
   む消去サブセクタにのみ追加の消去のための消去電圧を
   印加することを特徴とする不揮発性半導体記憶装置の消
   去方法。
4. 【請求項４】 前記検査は、追加消去を行う際、消去の
   終了が判定された消去サブセクタについては、次回以後
   の追加消去に際して消去検査を行わないように内部アド
   レスを発生することを特徴とする請求項３記載の不揮発
   性半導体記憶装置の消去方法。
5. 【請求項５】 前記内部アドレスの発生は、消去検査時
   に内部アドレスを消去検査開始アドレスから順番に発生
   し、初めて消去不良が判定されたアドレスを次回以降の
   消去検査開始アドレスにすることを特徴とする請求項４
   記載の不揮発性半導体記憶装置の消去方法。