KR100383767B1 - 플래쉬 메모리 소자의 소거 방법 - Google Patents

플래쉬 메모리 소자의 소거 방법 Download PDF

Info

Publication number
KR100383767B1
KR100383767B1 KR10-1999-0064005A KR19990064005A KR100383767B1 KR 100383767 B1 KR100383767 B1 KR 100383767B1 KR 19990064005 A KR19990064005 A KR 19990064005A KR 100383767 B1 KR100383767 B1 KR 100383767B1
Authority
KR
South Korea
Prior art keywords
flash memory
memory device
erasing
source
gate
Prior art date
Application number
KR10-1999-0064005A
Other languages
English (en)
Other versions
KR20010061509A (ko
Inventor
김승덕
유성진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-1999-0064005A priority Critical patent/KR100383767B1/ko
Priority to US09/722,492 priority patent/US6377489B1/en
Priority to JP2000392583A priority patent/JP4443029B2/ja
Publication of KR20010061509A publication Critical patent/KR20010061509A/ko
Application granted granted Critical
Publication of KR100383767B1 publication Critical patent/KR100383767B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups

Landscapes

  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 플래쉬 메모리 소자의 소거 방법에 관한 것으로, 특히 콘트롤 게이트에 네가티브 전압을 인가하고 셀렉트 게이트에 고전압을 인가하여 소오스를 통해 소거를 실시하고, 셀렉트 게이트가 저전압이 되면 소거가 되지 않도록 하여 바이트 또는 워드 단위로 소거를 실시할 수 있는 플래쉬 메모리 소자의 소거 방법이 제시된다.

Description

플래쉬 메모리 소자의 소거 방법{Method of erasing a flash memory device}
본 발명은 플래쉬 메모리 소자의 소거 방법에 관한 것으로, 특히 콘트롤 게이트에 네가티브 전압을 인가하고 셀렉트 게이트에 고전압을 인가하여 소오스를 통해 소거를 실시하고, 셀렉트 게이트가 저전압이 되면 소거가 되지 않도록 하는 방법으로 바이트 또는 워드 단위로 소거를 할 수 있는 플래쉬 메모리 소자의 소거 방법에 관한 것이다.
EEPROM은 바이트 또는 워드 단위로 프로그램이나 소거를 실시하는 비휘발성메모리 소자로서, 셀의 모양은 도 1에 도시된 바와 같이 트랜지스터가 2개 필요하다. 즉, EEPROM 셀의 드레인 단자와 NMOS 트랜지스터의 소오스 단자가 접속되어 있으며, NMOS 트랜지스터의 드레인 단자는 비트라인과 접속되고 게이트 단자는 워드라인과 접속된다. 이렇게 두개의 트랜지스터가 접속된 형태로 셀을 구성하는 이유는 선택된 셀을 소거할 때 선택되지 않은 인접한 다른 셀에 영향을 주지 않기 위해서 선택된 셀 이외에는 소거 조건이 되지 않도록 분리하기 때문이다. 이렇게 되어 EEPROM 셀은 트랜지스터가 2개가 되어 셀의 트랜지스터를 1개 사용할 때에 비해 레이아웃 면적이 2배가 되어야 한다.
이러한 단점을 보완하기 위해 셀의 트랜지스터가 1개인 플래쉬 메모리 소자가 등장하게 되었는데, 플래쉬 메모리 소자는 칩을 일정한 크기(혹은 크기가 서로 다른)의 여러 블록으로 나누어 소거는 블록 단위로 실시하고 프로그램은 바이트 또는 워드 단위로 실시하여 셀에 데이터를 저장한다. 플래쉬 메모리 소자는 종래의 EEPROM 셀의 트랜지스터 2개에 비해 셀의 트랜지스터를 1개 사용하기 때문에 셀의 레이아웃 면적이 반으로 줄어들 수 있게 되었다.
그러나 플래쉬 메모리 소자는 바이트 또는 워드 단위의 소거가 되지 않는 단점이 있다.
따라서, 본 발명은 바이트 또는 워드 단위로 소거를 실시할 수 있는 플래쉬메모리 소자의 소거 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 소오스. 드레인, 플로팅 게이트, 콘트롤 게이트 및 셀렉트 게이트로 이루어진 플래쉬 메모리 소자의 소거 방법에 있어서, 선택된 셀의 콘트롤 게이트에 네가티브 고전압, 셀렉트 게이트에 포지티브 고전압, 소오스에 전원 전압을 각각 인가하고, 드레인은 플로팅시켜 바이트 또는 워드 단위의 소거를 가능하게 하고, 선택되지 않은 셀은 콘트롤 게이트에는 네가티브 고전압, 셀렉트 게이트에는 0V, 소오스에는 전원 전압을 인가하고, 드레인은 플로팅 상태로 하거나 또는 콘트롤 게이트에는 0V, 셀렉트 게이트에는 포지티브 고전압을 인가하고, 소오스와 드레인은 각각 플로팅 상태로 하는 것을 특징으로 한다.
도 1은 EEPROM 셀의 개략도.
도 2는 스플리트 게이트형 플래쉬 메모리 셀의 대략도.
도 3은 스플리트 게이트형 플래쉬 메모리 셀 어레이의 개략도.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 스플리트 게이트형 플래쉬 메모리 소자의 소거 방법을 설명하기 위해 도시한 셀의 개략도이다.
도시된 바와 같이 스플리트 게이트형 플래쉬 메모리 셀은 소오스, 드레인, 플로팅 게이트, 콘트롤 게이트 및 셀렉트 게이트(워드라인)로 구성된다.
[표 1]은 종래의 소거 방법에 따른 각 단자에 인가되는 바이어스 조건을 나타낸 것이다.
드레인 셀렉트 게이트 콘트롤 게이트 소오스 기판
바이어스 Vcc 0V -9V 플로팅 0V
[표 1]에서 알 수 있듯이 소거할 때 기존의 방법은 일정한 크기의 블록의 모든 콘트롤 게이트에 네가티브 고전압(-9V)을 인가하고, 드레인은 전원 전압을 인가하고 셀렉트 게이트는 모두 0V를 인가하였다.
[표 2]는 본 발명에 따른 바이트 또는 워드 소거를 위한 각 단자에 인가되는 바이어스 조건을 나타낸 것이다.
드레인 셀렉트 게이트 콘트롤 게이트 소오스 기판
바이어스 플로팅 9V -9V Vcc 0V
[표 2]에서 볼 수 있듯이 본 발명에 따른 바이트 또는 워드 단위의 소거를 가능하게 하기 위한 바이어스 조건은 콘트롤 게이트에 네가티브 고전압(-9V)을 인가하고, 드레인은 플로팅시키고, 셀렉트 게이트에 포지티브 고전압(9V)를 인가하며 소오스에는 전원 전압(Vcc)을 인가한다. 셀렉트 게이트에 포지티브 고전압(9V)을 인가하는 이유는 소오스 전압이 충분히 전달될 수 있도록 하기 위함이다.
이때 선택되지 않은 인접한 셀의 조건은 첫째 도 3의 제 1 트랜지스터에서 보듯이 콘트롤 게이트에는 네가티브 고전압, 셀렉트 게이트에는 0V, 소오스에는 전원 전압이 인가되고, 드레인은 플로팅 상태로 한다. 둘째, 도 3의 제 2 트랜지스터에서 보듯이 콘트롤 게이트에는 0V, 셀렉트 게이트에는 9V가 인가되고, 소오스와 드레인은 플로팅 상태로 한다.
제 1 트랜지스터의 경우를 보면 셀렉트 게이트가 0V이므로 셀렉트 게이트를 통해 소오스 전압이 전달되지 않으므로 소거 조건이 아니다. 제 2 트랜지스터의 경우는 셀렉트 게이트를 통해 소오스 전압은 전달될 수 있으나 소오스를 플로팅시켜 전원의 공급이 없으므로 소거 조건이 아니다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 소자도 바이트 또는 워드 단위의 소거가 가능하기 때문에 소거 시간이 단축된다.

Claims (3)

  1. 소오스. 드레인, 플로팅 게이트, 콘트롤 게이트 및 셀렉트 게이트로 이루어진 플래쉬 메모리 소자의 소거 방법에 있어서,
    선택된 셀의 콘트롤 게이트에 네가티브 고전압, 셀렉트 게이트에 포지티브 고전압, 소오스에 전원 전압을 각각 인가하고, 드레인은 플로팅시켜 바이트 또는 워드 단위의 소거를 가능하게 하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  2. 제 1 항에 있어서, 상기 플래쉬 메모리 소자의 선택되지 않은 셀의 조건은 콘트롤 게이트에는 네가티브 고전압, 셀렉트 게이트에는 0V, 소오스에는 전원 전압을 인가하고, 드레인은 플로팅 상태로 하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  3. 제 1 항에 있어서, 상기 플래쉬 메모리 소자의 선택되지 않은 셀의 조건은 콘트롤 게이트에는 0V, 셀렉트 게이트에는 포지티브 고전압을 인가하고, 소오스와 드레인은 각각 플로팅 상태로 하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
KR10-1999-0064005A 1999-12-28 1999-12-28 플래쉬 메모리 소자의 소거 방법 KR100383767B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-1999-0064005A KR100383767B1 (ko) 1999-12-28 1999-12-28 플래쉬 메모리 소자의 소거 방법
US09/722,492 US6377489B1 (en) 1999-12-28 2000-11-28 Method of erasing a flash memory device
JP2000392583A JP4443029B2 (ja) 1999-12-28 2000-12-25 スプリットゲート型フラッシュメモリ素子の消去方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0064005A KR100383767B1 (ko) 1999-12-28 1999-12-28 플래쉬 메모리 소자의 소거 방법

Publications (2)

Publication Number Publication Date
KR20010061509A KR20010061509A (ko) 2001-07-07
KR100383767B1 true KR100383767B1 (ko) 2003-05-14

Family

ID=19631324

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0064005A KR100383767B1 (ko) 1999-12-28 1999-12-28 플래쉬 메모리 소자의 소거 방법

Country Status (3)

Country Link
US (1) US6377489B1 (ko)
JP (1) JP4443029B2 (ko)
KR (1) KR100383767B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068086A (ja) * 2001-08-28 2003-03-07 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP4124635B2 (ja) 2002-12-05 2008-07-23 シャープ株式会社 半導体記憶装置及びメモリセルアレイの消去方法
JP2006164447A (ja) * 2004-12-09 2006-06-22 Toshiba Corp 半導体記憶装置
US7668018B2 (en) * 2007-04-03 2010-02-23 Freescale Semiconductor, Inc. Electronic device including a nonvolatile memory array and methods of using the same
KR20150054225A (ko) 2013-11-11 2015-05-20 삼성전자주식회사 로직 임베디드 불휘발성 메모리 장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912842A (en) * 1995-11-14 1999-06-15 Programmable Microelectronics Corp. Nonvolatile PMOS two transistor memory cell and array

Also Published As

Publication number Publication date
US6377489B1 (en) 2002-04-23
JP4443029B2 (ja) 2010-03-31
KR20010061509A (ko) 2001-07-07
JP2001189086A (ja) 2001-07-10

Similar Documents

Publication Publication Date Title
US9959931B2 (en) Programming a memory device in response to its program history
KR100496797B1 (ko) 반도체메모리장치의프로그램방법
US7161842B2 (en) Flash memory device and method of erasing flash memory cell thereof
KR100331563B1 (ko) 낸드형 플래쉬 메모리소자 및 그 구동방법
KR0172441B1 (ko) 불휘발성 반도체 메모리의 프로그램 방법
KR100474201B1 (ko) 낸드형 플래시 메모리의 워드 라인 디코더
KR950015395A (ko) 불휘발성 반도체 메모리장치
KR950020749A (ko) 반도체 불휘발성 기억장치
US5515327A (en) Nonvolatile semiconductor memory device having a small number of internal boosting circuits
KR930005031A (ko) 낸드형 플래쉬 메모리의 과도 소거 방지 장치 및 방법
KR970063271A (ko) 불휘발성 반도체 기억 장치
KR100383767B1 (ko) 플래쉬 메모리 소자의 소거 방법
US5894438A (en) Method for programming and erasing a memory cell of a flash memory device
US6831860B2 (en) Nonvolatile semiconductor memory device
KR20030009294A (ko) Ｅｅｐｒｏｍ 응용을 위한 1-트랜지스터 셀
US6151250A (en) Flash memory device and verify method thereof
US20020089878A1 (en) Integrated circuit having an EEPROM and flash EPROM
US7035162B2 (en) Memory devices including global row decoders and operating methods thereof
JPH0581999B2 (ko)
KR100495308B1 (ko) 플래시 메모리 소자의 로우 디코더
KR100200918B1 (ko) 소거 검증을 위한 불휘발성 반도체 메모리 장치
KR960042758A (ko) 낸드형 플래쉬 메모리의 리드전압 인가 방법
KR970029866A (ko) 불휘발성 반도체 메모리의 기준셀을 이용한 소거검증 방법
JP3190082B2 (ja) 半導体記憶装置
KR100327567B1 (ko) 플래시 메모리의 바이어스 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120323

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee