JP4443029B2 - スプリットゲート型フラッシュメモリ素子の消去方法 - Google Patents
スプリットゲート型フラッシュメモリ素子の消去方法 Download PDFInfo
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- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はスプリットゲート型フラッシュメモリ素子の消去方法に係り、特にコントロールゲートにネガティブ電圧を印加しセレクトゲートに高電圧を印加してソースを介して消去を行い、セレクトゲートが低電圧になると、消去を行なわないようにする方法であり、バイトまたはワード単位で消去を行なうことができるスプリットゲート型フラッシュメモリ素子の消去方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭはバイトまたはワード単位でプログラムまたは消去を行なう不揮発性メモリ素子であり、セルの模様は図１に示すように、２つのトランジスタが必要である。即ち、ＥＥＰＲＯＭセルのドレイン端子とＮＭＯＳトランジスタのソース端子とが接続されており、ＮＭＯＳトランジスタのドレイン端子はビットラインに接続され、ゲート端子はワードラインに接続される。このように２つのトランジスタが接続された形態でセルを構成する理由は、選択されたセルを消去するとき、選択されてない隣接した他のセルに影響を与えないために、選択されたセル以外には消去条件とならないように分離するためである。これにより、ＥＥＰＲＯＭセルは２つのトランジスタからなり、セルのトランジスタを一つ使用するときに比べてレイアウト面積が２倍とならなければならない。
【０００３】
かかる短所を補完するためにセルのトランジスタが１つであるフラッシュメモリ素子が登場してきたが、フラッシュメモリ素子はチップを一定サイズ（或いはサイズが互いに異なる）の多数個のブロックに分けて、消去はブロック単位で行ない、プログラムはバイトまたはワード単位で行なってセルにデータを格納する。フラッシュメモリ素子は２つのトランジスタからなる従来のＥＥＰＲＯＭセルに比べてセルのトランジスタを一つ使用するため、セルのレイアウト面積を半分に減らすことができた。
【０００４】
しかし、フラッシュメモリ素子はバイトまたはワード単位の消去ができないという短所がある。
【０００５】
【発明が解決しようとする課題】
従って、本発明の目的はバイトまたはワード単位で消去を行なうことができるスプリットゲート型フラッシュメモリ素子の消去方法を提供することにある。
【０００６】
【課題を解決するための手段】
前記目的を達成するための本発明は、ソース、ドレイン、フローティングゲート、コントロールゲート、及び前記ソース側に設けられるセレクトゲートからなるスプリットゲート型フラッシュメモリ素子の消去方法において、選択されたセルのコントロールゲートにネガティブ電圧、セレクトゲートにポジティブ高電圧、ソースに電源電圧をそれぞれ印加し、ドレインはフローティングさせて、前記選択されたセルとコントロールゲート、ソース及びドレインを共通とする選択されていない第１隣接セルのコントロールゲートにはネガティブ高電圧、セレクトゲートには０Ｖ、ソースには電源電圧を印加し、ドレインはフローティング状態にして、前記選択されたセルとセレクトゲートを共通とする選択されていない第２隣接セルのコントロールゲートには０Ｖ、セレクトゲートにはポジティブ高電圧を印加し、ソースとドレインはそれぞれフローティング状態にして、バイトまたはワード単位の消去を行うことができるようにすることを特徴とする。
【０００７】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【０００８】
図２はスプリットゲート型フラッシュメモリ素子の消去方法を説明するためのセルの概略図である。
【０００９】
図２に示すように、スプリットゲート型フラッシュメモリセルはソース、ドレイン、フローティングゲート、コントロールゲート及びセレクトゲート（ワードライン）から構成される。
【００１０】
表１は従来の消去方法による各端子に印加されるバイアス条件を示す。
【００１１】
【表１】
【００１２】
表１から分かるように、消去時の既存の方法は、一定サイズのブロックの全てのコントロールゲートにネガティブ高電圧（−９Ｖ）を印加し、ドレインは電源電圧を印加し、セレクトゲートは全て０Ｖを印加した。
【００１３】
表２は本発明に係るバイトまたはワード消去のための各端子に印加されるバイアス条件を示す。
【００１４】
【表２】
【００１５】
表２に示すように、本発明に係るバイトまたはワード単位の消去を可能にするためのバイアス条件は、コントロールゲートにはネガティブ高電圧（−９Ｖ）を印加し、ドレインはフローティングさせ、セレクトゲートにはポジティブ高電圧（９Ｖ）を印加し、ソースには電源電圧Ｖｃｃを印加する。セレクトゲートにポジティブ高電圧（９Ｖ）を印加する理由はソース電圧が十分伝達できるようにするためである。
【００１６】
この際、選択されてない隣接したセルの条件は、第１に、図３の第１トランジスタから明かなように、コントロールゲートにはネガティブ高電圧、セレクトゲートには０Ｖ、ソースには電源電圧が印加され、ドレインはフローティング状態にする。第２に、図３の第２トランジスタから明かなように、コントロールゲートには０Ｖ、セレクトゲートには９Ｖが印加され、ソースとドレインはフローティング状態にする。
【００１７】
第１トランジスタの場合を考えると、セレクトゲートが０Ｖなので、セレクトゲートを介してソース電圧が伝達されないので、消去条件ではない。第２トランジスタの場合はセレクトゲートを介してソース電圧は伝達できるが、ソースをフローティングさせて電源の供給がないので、消去条件ではない。
【００１８】
【発明の効果】
上述した本発明によれば、フラッシュメモリ素子もバイトまたはワード単位の消去が可能なので、消去時間が短縮される。
【図面の簡単な説明】
【図１】 ＥＥＰＲＯＭセルの概略図である。
【図２】 スプリットゲート型フラッシュメモリセルの概略図である。
【図３】 スプリットゲート型フラッシュメモリセルアレイの概略図である。
【発明の属する技術分野】
本発明はスプリットゲート型フラッシュメモリ素子の消去方法に係り、特にコントロールゲートにネガティブ電圧を印加しセレクトゲートに高電圧を印加してソースを介して消去を行い、セレクトゲートが低電圧になると、消去を行なわないようにする方法であり、バイトまたはワード単位で消去を行なうことができるスプリットゲート型フラッシュメモリ素子の消去方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭはバイトまたはワード単位でプログラムまたは消去を行なう不揮発性メモリ素子であり、セルの模様は図１に示すように、２つのトランジスタが必要である。即ち、ＥＥＰＲＯＭセルのドレイン端子とＮＭＯＳトランジスタのソース端子とが接続されており、ＮＭＯＳトランジスタのドレイン端子はビットラインに接続され、ゲート端子はワードラインに接続される。このように２つのトランジスタが接続された形態でセルを構成する理由は、選択されたセルを消去するとき、選択されてない隣接した他のセルに影響を与えないために、選択されたセル以外には消去条件とならないように分離するためである。これにより、ＥＥＰＲＯＭセルは２つのトランジスタからなり、セルのトランジスタを一つ使用するときに比べてレイアウト面積が２倍とならなければならない。
【０００３】
かかる短所を補完するためにセルのトランジスタが１つであるフラッシュメモリ素子が登場してきたが、フラッシュメモリ素子はチップを一定サイズ（或いはサイズが互いに異なる）の多数個のブロックに分けて、消去はブロック単位で行ない、プログラムはバイトまたはワード単位で行なってセルにデータを格納する。フラッシュメモリ素子は２つのトランジスタからなる従来のＥＥＰＲＯＭセルに比べてセルのトランジスタを一つ使用するため、セルのレイアウト面積を半分に減らすことができた。
【０００４】
しかし、フラッシュメモリ素子はバイトまたはワード単位の消去ができないという短所がある。
【０００５】
【発明が解決しようとする課題】
従って、本発明の目的はバイトまたはワード単位で消去を行なうことができるスプリットゲート型フラッシュメモリ素子の消去方法を提供することにある。
【０００６】
【課題を解決するための手段】
前記目的を達成するための本発明は、ソース、ドレイン、フローティングゲート、コントロールゲート、及び前記ソース側に設けられるセレクトゲートからなるスプリットゲート型フラッシュメモリ素子の消去方法において、選択されたセルのコントロールゲートにネガティブ電圧、セレクトゲートにポジティブ高電圧、ソースに電源電圧をそれぞれ印加し、ドレインはフローティングさせて、前記選択されたセルとコントロールゲート、ソース及びドレインを共通とする選択されていない第１隣接セルのコントロールゲートにはネガティブ高電圧、セレクトゲートには０Ｖ、ソースには電源電圧を印加し、ドレインはフローティング状態にして、前記選択されたセルとセレクトゲートを共通とする選択されていない第２隣接セルのコントロールゲートには０Ｖ、セレクトゲートにはポジティブ高電圧を印加し、ソースとドレインはそれぞれフローティング状態にして、バイトまたはワード単位の消去を行うことができるようにすることを特徴とする。
【０００７】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【０００８】
図２はスプリットゲート型フラッシュメモリ素子の消去方法を説明するためのセルの概略図である。
【０００９】
図２に示すように、スプリットゲート型フラッシュメモリセルはソース、ドレイン、フローティングゲート、コントロールゲート及びセレクトゲート（ワードライン）から構成される。
【００１０】
表１は従来の消去方法による各端子に印加されるバイアス条件を示す。
【００１１】
【表１】
表１から分かるように、消去時の既存の方法は、一定サイズのブロックの全てのコントロールゲートにネガティブ高電圧（−９Ｖ）を印加し、ドレインは電源電圧を印加し、セレクトゲートは全て０Ｖを印加した。
【００１３】
表２は本発明に係るバイトまたはワード消去のための各端子に印加されるバイアス条件を示す。
【００１４】
【表２】
表２に示すように、本発明に係るバイトまたはワード単位の消去を可能にするためのバイアス条件は、コントロールゲートにはネガティブ高電圧（−９Ｖ）を印加し、ドレインはフローティングさせ、セレクトゲートにはポジティブ高電圧（９Ｖ）を印加し、ソースには電源電圧Ｖｃｃを印加する。セレクトゲートにポジティブ高電圧（９Ｖ）を印加する理由はソース電圧が十分伝達できるようにするためである。
【００１６】
この際、選択されてない隣接したセルの条件は、第１に、図３の第１トランジスタから明かなように、コントロールゲートにはネガティブ高電圧、セレクトゲートには０Ｖ、ソースには電源電圧が印加され、ドレインはフローティング状態にする。第２に、図３の第２トランジスタから明かなように、コントロールゲートには０Ｖ、セレクトゲートには９Ｖが印加され、ソースとドレインはフローティング状態にする。
【００１７】
第１トランジスタの場合を考えると、セレクトゲートが０Ｖなので、セレクトゲートを介してソース電圧が伝達されないので、消去条件ではない。第２トランジスタの場合はセレクトゲートを介してソース電圧は伝達できるが、ソースをフローティングさせて電源の供給がないので、消去条件ではない。
【００１８】
【発明の効果】
上述した本発明によれば、フラッシュメモリ素子もバイトまたはワード単位の消去が可能なので、消去時間が短縮される。
【図面の簡単な説明】
【図１】 ＥＥＰＲＯＭセルの概略図である。
【図２】 スプリットゲート型フラッシュメモリセルの概略図である。
【図３】 スプリットゲート型フラッシュメモリセルアレイの概略図である。
Claims (3)
- ソース、ドレイン、フローティングゲート、コントロールゲート、及び前記ソース側に設けられるセレクトゲートからなるスプリットゲート型フラッシュメモリ素子の消去方法において、
選択されたセルのコントロールゲートにネガティブ電圧、セレクトゲートにポジティブ高電圧、ソースに電源電圧をそれぞれ印加し、ドレインはフローティングさせて、
前記選択されたセルとコントロールゲート、ソース及びドレインを共通とする選択されていない第１隣接セルのコントロールゲートにはネガティブ高電圧、セレクトゲートには０Ｖ、ソースには電源電圧を印加し、ドレインはフローティング状態にして、
前記選択されたセルとセレクトゲートを共通とする選択されていない第２隣接セルのコントロールゲートには０Ｖ、セレクトゲートにはポジティブ高電圧を印加し、ソースとドレインはそれぞれフローティング状態にして、
バイトまたはワード単位の消去を行うことができるようにすることを特徴とするスプリットゲート型フラッシュメモリ素子の消去方法。 - 前記選択されたセルのコントロールゲートには−９Ｖのネガティブ高電圧、セレクトゲートには９Ｖ、ソースには電源電圧をそれぞれ印加し、ドレインはフローティング状態にすることを特徴とする請求項１に記載のスプリットゲート型フラッシュメモリ素子の消去方法。
- 前記第１隣接セルのコントロールゲートには−９Ｖ、セレクトゲートには０Ｖをそれぞれ印加し、ソースには電源電圧を印加し、ドレインはフローティング状態にし、
前記第２隣接セルのコントロールゲートには０Ｖを印加し、セレクトゲートには９Ｖを印加し、ソース及びドレインはそれぞれフローティング状態にすることを特徴とする請求項１記載のスプリットゲート型フラッシュメモリ素子の消去方法。
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|---|---|
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| JP4443029B2 true JP4443029B2 (ja) | 2010-03-31 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000392583A Expired - Fee Related JP4443029B2 (ja) | 1999-12-28 | 2000-12-25 | スプリットゲート型フラッシュメモリ素子の消去方法 |
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- 1999-12-28 KR KR10-1999-0064005A patent/KR100383767B1/ko not_active IP Right Cessation
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- 2000-11-28 US US09/722,492 patent/US6377489B1/en not_active Expired - Fee Related
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