KR100327567B1 - 플래시 메모리의 바이어스 회로 - Google Patents
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Abstract
본 발명은 플래시 메모리의 바이어스 회로에 관한 것으로서, 특히 전기적으로 데이터의 기록 및 소거가 가능하며 메모리 셀을 이루는 트랜지스터가 제 1 불순물형 반도체 기판 내에 제 2 불순물형 웰을 가지며, 제 2 불순물형 웰 내에 제 1 불순물형 트리플 웰을 가지며, 제 1 불순물형 트리플 웰의 기판 상부에 플로팅 도전층과 컨트롤 도전층이 적층된 게이트를 가지며, 게이트 에지 근방의 제 1 불순물형 트리플 웰에 제 2 불순물이 고농도로 주입된 소스/드레인을 가지는 플래시 메모리를 구동시키기 위한 바이어스 회로에 있어서, 바이어스 회로를 구성하는 소스 및 웰 전압 공급부는 플래시 메모리의 프로그램 작동, 소거 작동 및 데이터 독출시 인에이블 신호에 응답하여 해당 셀 트랜지스터의 소스와 제 1 불순물형 트리플 웰에 동일한 바이어스 전압을 인가하는 것을 특징으로 한다. 본 발명에 따르면, 플래시 메모리의 바이어스 회로를 구성하는 소스 및 웰 전압 공급부는 프로그램 작동, 소거 작동 및 데이터 독출시 해당 인에이블 신호에 응답하여 셀 트랜지스터의 소스와 채널 영역이 형성되는 웰에 동일한 바이어스 전압을 인가함에 따라 소스와 웰에 바이어스 전압을 인가하기 위한 회로를 동일한 하나의 회로로 구현하여 레이아웃 면적을 감소시킬 수 있다.
Description
본 발명은 비휘발성 메모리를 구비한 반도체 장치에 관한 것으로, 특히 전기적으로 데이터의 기록 및 소거가 가능한 플래시 메모리의 셀 트랜지스터를 구동하기 위한 바이어스 회로의 조건을 변경하므로서 레이아웃 면적과 바이어스 전압 라인의 배치를 간단하게 구현할 수 있는 플래시 메모리의 바이어스 회로에 관한 것이다.
일반적으로 비휘발성 메모리 장치는 일시적으로 사용하는 데이터를 기억시키는 휘발성 메모리 장치와는 반대로 전원을 차단하여도 데이터를 기억하고 있는 특성을 가지고 있으며, 시스템의 구동을 위한 프로그램 내지 시스템 고유의 정수 데이터 등의 기억 소자로 널리 사용되고 있다. 이러한 비휘발성 메모리 장치 중에서도 특히 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)는 전기적으로 데이터의 프로그램 및 소거가 가능하며 고속으로 데이터의 독출이 가능하며 그 외 소형 및 경량화가 가능한 것등으로부터 들고 운반하는 것을 전제하고 있는 전자 수첩 등의 전자 휴대 기구의 외부 기억 장치로 최적의 특성을 보유하고 있다.
도 1a는 통상적인 플래시 EEPROM의 작동을 설명하기 위한 셀 트랜지스터의 수직 단면도로서, 이때 셀 트랜지스터는 NMOS를 기본 소자로 한다.
셀 트랜지스터는 제 1 불순물형으로서 p형 실리콘 기판(10) 내에 제 2 불순물형 웰로서 형성된 n형 트리플 웰(12)과, n형 트리플 웰(12) 내에 제 1 불순물형으로서 형성된 p형 트리플 웰(14)과, p형 트리플 웰(14) 표면에 절연막을 내재하여 순차적으로 적층된 플로팅 게이트(16a)와 컨트롤 게이트(16b)와, 상기 게이트들(16a,16b)의 에지 근방에 해당하는 p형 트리플 웰(14) 내에 제 2 불순물이 고농도로 주입된 소스, 드레인 영역(18s,18d)으로 구성된다.
도 1b는 통상적인 플래시 EEPROM의 바이어스 조건을 나타낸 표이다.
이를 참조하면, 도 1a에 도시된 플래시 메모리 셀의 데이터 소거 방법은 셀트랜지스터의 문턱 전압을 낮추어 플로팅 게이트(16a)에 주입된 전자를 방출시키는 F-N(Fowler Nordheim) 터널링 방법을 이용하였다. 이러한 데이터 소거 방법을 위한 바이어스 동작은 컨트롤 게이트(16b)에 음전압, 약 -8V를 인가하고, p형 트리플 웰(14)에 양전압, 약 8V를 인가하고, 드레인 및 소스(18d,18s)를 모두 플로팅한다. 그러면, 셀 트랜지스터는 플로팅 게이트(16a)와 p형 트리플 웰(14) 사이에 있는 절연막(도시하지 않음)에 강한 전계가 형성되며 이러한 전계에 의해 플로팅 게이트(16a)에 저장된 전하가 절연막 아래의 웰(14)로 방출되어 결국 셀 트랜지스터의 데이터는 소거된다.
또한, 플래시 메모리 셀의 데이터 프로그램 방법은 컨트롤 게이트(16b)에 고전압, 약 9V를 인가하고, p형 트리플 웰(14)에 0V의 전압을 인가하고, 드레인(18d)에 5V, 및 소스(18s)에 0V를 인가한다. 그러면, 셀 트랜지스터는 드레인(18d)과 소스(18s)에 채널 영역이 형성되며 드레인(18d) 부위의 핫-전자가 플로팅 게이트(16a)와 p형 트리플 웰(14) 사이에 있는 절연막을 통해서 플로팅 게이트(16a)에 주입되어 결국 셀 트랜지스터의 데이터는 프로그램된다.
그리고, 플래시 메모리 셀의 데이터 독출 방법은 컨트롤 게이트(16b)에 Vcc 전압, p형 트리플 웰(14)에 0V의 전압을 인가하고, 드레인(18d)에 저전압, 약 1V를 인가하고 소스(18s)에 0V를 인가한다. 그러면, 셀 트랜지스터는 위와 같은 바이어스 조건에 따라 트랜지스터가 온/오프되어 저장된 데이터 신호를 독출한다.
위와 같은 동작을 수행하는 플래시 메모리는 프로그램 작동과 데이터 독출시 셀의 소스와 웰의 바이어스 조건을 동일한 전압으로 인가하는 반면에 데이터 소거 작동시 셀의 소스와 웰의 바이어스 조건을 다르게 제어해야만 한다.
도 2는 도 1a에 도시된 메모리의 프로그램 및 독출 과정시 플래시 메모리 셀 어레이 중 선택된 셀 트랜지스터의 소스와 웰에 바이어스 전압을 인가하는 바이어스 회로의 블록도로서, 플래시 메모리의 바이어스 회로는 메모리의 기록 동작에 따라 셀 트랜지스터의 소스와 웰에 동일 또는 다른 바이어스 전압을 공급하기 위하여 제 1 인에이블 신호(S1)에 응답하여 메모리 셀 어레이(24)에 셀의 동작에 관련된 소스 전압(Vs)을 인가하는 소스전압 공급부(20)와, 제 2 인에이블 신호(S2)에 응답하여 메모리 셀 어레이(24)에 셀의 동작에 관련된 웰 전압(Vtpw)을 인가하는 웰전압 공급부(22)가 필요하다.
하지만, 이러한 소스전압 공급부(20)와 웰전압 공급부(22)를 가지는 플래시 메모리는 회로 구현시 메모리 셀의 소거 동작시 다른 바이어스 전압을 인가하는 회로들(20,22)에 의해 다소 레이아웃 면적이 커지며 또한 이 소스전압 공급부(20)와 웰전압 공급부(22)를 각각 인에이블하는 신호 라인들이 필요하기 때문에 라인 배치가 복잡해지는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 플래시 메모리의 소거 동작을 포함한 기록 동작시 셀 트랜지스터의 소스와 채널 영역이 형성되는 웰에 항상 동일한 바이어스 전압을 인가하므로써 상기 바이어스 전압을 공급하기 위한 회로를 간단하게 구현할 수 있어 플래시 메모리의 레이아웃 크기를 줄이는 플래시 메모리의 바이어스 회로를 제공하는데 있다.
도 1a 내지 도 1b는 통상적인 플래시 EEPROM의 작동을 설명하기 위한 셀 트랜지스터의 수직 단면도와 플래시 메모리의 바이어스 조건을 나타낸 표,
도 2는 도 1a에 도시된 메모리의 프로그램 및 독출 과정시 플래시 메모리 셀 어레이 중 선택된 셀 트랜지스터의 소스와 웰에 바이어스 전압을 인가하는 바이어스 회로의 블럭도,
도 3a 내지 도 3b는 본 발명에 따른 플래시 EEPROM의 작동을 설명하기 위한 셀 트랜지스터의 수직 단면도와 플래시 메모리의 바이어스 조건을 나타낸 표,
도 4는 도 3a에 도시된 메모리의 프로그램 및 독출 과정시 플래시 메모리 셀 어레이 중 선택된 셀 트랜지스터의 소스 및 웰에 바이어스 전압을 인가하는 바이어스 회로의 블럭도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : p형 실리콘 기판 12 : n형 트리플 웰
14 : p형 트리플 웰 16a : 플로팅 게이트
16b : 컨트롤 게이트 18d : 드레인
18s : 소스
상기 목적을 달성하기 위하여 본 발명의 장치는 전기적으로 데이터의 기록 및 소거가 가능하며 메모리 셀을 이루는 트랜지스터가 제 1 불순물형 반도체 기판 내에 제 2 불순물형 웰을 가지며, 제 2 불순물형 웰 내에 제 1 불순물형 트리플 웰을 가지며, 제 1 불순물형 트리플 웰의 기판 상부에 플로팅 도전층과 컨트롤 도전층이 적층된 게이트를 가지며, 게이트 에지 근방의 제 1 불순물형 트리플 웰에 제 2 불순물이 고농도로 주입된 소스/드레인을 가지는 플래시 메모리를 구동시키기 위한 바이어스 회로에 있어서, 바이어스 회로를 구성하는 소스 및 웰 전압 공급부는 플래시 메모리의 프로그램 작동, 소거 작동 및 데이터 독출시 인에이블 신호에 응답하여 해당 셀 트랜지스터의 소스와 제 1 불순물형 트리플 웰에 동일한 바이어스 전압을 인가하는 것을 특징으로 한다.
본 발명의 플래시 메모리의 바이어스 회로에 있어서, 상기 소스 및 웰 전압 공급부는 플래시 메모리의 소거 작동시 고전압을 인가하는 것을 특징으로 한다.
본 발명의 플래시 메모리에 있어서, 상기 트랜지스터의 제 1 불순물은 p형 불순물이며, 제 2 불순물은 n형 불순물인 것을 특징으로 한다.
본 발명에 따르면, 플래시 메모리의 바이어스 회로를 구성하는 소스 및 웰 전압 공급부는 프로그램 작동, 소거 작동 및 데이터 독출시 해당 인에이블 신호에 응답하여 셀 트랜지스터의 소스와 채널 영역이 형성되는 p형 트리플 웰에 동일한 바이어스 전압을 인가한다. 이에 따라 본 발명은 소스와 p형 트리플 웰에 바이어스 전압을 인가하기 위한 회로를 동일한 하나의 회로로 구현하므로써 레이아웃 면적이 감소하게 될 뿐만 아니라 소스 및 웰 전압 공급부를 인에이블하기 위한 제어 신호의 수도 감소하게 된다.
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 3a는 본 발명에 따른 플래시 EEPROM의 작동을 설명하기 위한 셀 트랜지스터의 수직 단면도이다.
셀 트랜지스터는 NMOS형 트랜지스터를 기본 소자로 하는데, 그 구조는 도 1a의 트랜지스터 구조와 마찬가지로 p형 실리콘 기판(10) 내에 형성된 n형 트리플 웰(12)과, n형 트리플 웰(12) 내에 형성된 p형 트리플 웰(14)과, p형 트리플 웰(14) 표면에 절연막을 내재하여 순차적으로 적층된 플로팅 게이트(16a)와 컨트롤 게이트(16b)와, 상기 게이트들(16a,16b)의 에지 근방에 해당하는 p형 트리플 웰(14) 내에 상기 p형 트리플 웰(14)과 다른 n 불순물이 고농도로 주입된 소스, 드레인 영역(18s,18d)으로 구성된다.
하지만 본 발명에 따른 셀 트랜지스터는 소스(18s)와 p형 트리플 웰(14)에 전압을 인가하기 위한 배선이 공통 연결되어 있다.
도 3b는 도 3a에 도시된 플래시 메모리의 바이어스 조건을 나타낸 표로서, 이를 참조하면 도 3a에 도시된 플래시 메모리 셀의 데이터 프로그램 방법은 종래 기술과 동일하게 컨트롤 게이트(16b)에 고전압, 약 9V를 인가하고, p형 트리플 웰(14)에 0V의 전압을 인가하고, 드레인(18d)에 5V, 및 소스(18s)에 0V를 인가하도록 바이어스 조건을 맞춘다.
그리고, 플래시 메모리 셀의 데이터 독출 방법도 역시 종래 기술과 동일하게 컨트롤 게이트(16b)에 Vcc 전압, p형 트리플 웰(14)에 0V의 전압을 인가하고, 드레인(18d)에 저전압, 약 1V를 인가하고 소스(18s)에 0V를 인가하도록 바이어스 조건을 맞춘다.
그러나, 플래시 메모리 셀의 데이터 소거 방법은 종래 기술과는 다르게 바이어스 조건을 맞추는데, 컨트롤 게이트(16b)에 음전압, 약 -8V를 인가하고, p형 트리플 웰(14)에 양전압, 약 8V를 인가하고, 드레인(18d)을 플로팅하고, 소스(18s)를 p형 트리플 웰(14)과 동일한 양전압, 약 8V를 인가한다. 이에 따라 본 발명에 의한 플래시 메모리의 셀 트랜지스터도 종래의 소거 작동과 동일하게 데이터를 소거한다. 즉, 플로팅 게이트(16a)와 p형 트리플 웰(14) 사이에 있는 절연막(도시하지 않음)에 강한 전계가 형성되며 이러한 전계에 의해 플로팅 게이트(16a)에 저장된 전하가 절연막 아래의 웰(14)로 방출되어 결국 셀 트랜지스터의 데이터가 소거된다.
도 4는 도 3a에 도시된 메모리의 프로그램 및 독출 과정시 플래시 메모리 셀 어레이 중 선택된 셀 트랜지스터의 소스 및 웰에 바이어스 전압을 인가하는 바이어스 회로의 블록도이다.
본 발명의 플래시 메모리의 바이어스 회로는 데이터 기록(프로그램, 소거)과 독출시 메모리의 기록 동작에 따른 인에이블 신호(S3)에 응답하여 메모리 셀 어레이(32)에 셀의 동작에 관련된 소스 전압(Vs)을 인가함과 동시에 p웰 전압(Vtpw)을 인가하는 소스 및 웰전압 공급부(30)가 구성되어 있다.
그러므로, 상기와 같이 구성된 본 발명은 메모리 셀 어레이(32)의 데이터 기록 및 독출 작동을 할 경우 소스 및 웰전압 공급부(30)를 통해서 인가된 바이어스 전압이 메모리 셀 어레이(32)의 셀 트랜지스터의 소스와 채널 영역이 형성되는 p형 트리플 웰에 동일하게 공급되며, 이때 워드 라인을 통해서 게이트에 전압이 인가됨과 동시에 비트 라인을 통해서 드레인에 전압이 인가되어 해당 메모리 작동을 수행한다.
상기한 바와 같이 본 발명은 플래시 메모리의 회로 구현시 메모리 셀 트랜지스터의 소스와 채널 영역이 형성되는 웰에 바이어스 전압을 공급하는 바이어스 회로를 동일한 회로로 구성하며 이 회로를 구동시키기 위한 인에이블 신호를 줄일 수 있다. 이에 따라 본 발명은 레이아웃 면적을 줄일 수 있어 고집적 회로 구현이 가능해지는 효과가 있다.
Claims (3)
- 전기적으로 데이터의 기록 및 소거가 가능하며 메모리 셀을 이루는 트랜지스터가 제 1 불순물형 반도체 기판 내에 제 2 불순물형 웰을 가지며, 상기 제 2 불순물형 웰 내에 제 1 불순물형 트리플 웰을 가지며, 상기 제 1 불순물형 트리플 웰의 기판 상부에 플로팅 도전층과 컨트롤 도전층이 적층된 게이트를 가지며, 상기 게이트 에지 근방의 제 1 불순물형 트리플 웰에 제 2 불순물이 고농도로 주입된 소스/드레인을 가지는 플래시 메모리를 구동시키기 위한 바이어스 회로에 있어서,상기 바이어스 회로를 구성하는 소스 및 웰 전압 공급부는 상기 플래시 메모리의 프로그램 작동, 소거 작동 및 데이터 독출시 인에이블 신호에 응답하여 해당 셀 트랜지스터의 소스와 제 1 불순물형 트리플 웰에 동일한 바이어스 전압을 인가하는 것을 특징으로 하는 플래시 메모리의 바이어스 회로.
- 제1항에 있어서, 상기 소스 및 웰 전압 공급부는 플래시 메모리의 소거 작동시 고전압을 인가하는 것을 특징으로 하는 플래시 메모리의 바이어스 회로.
- 제1항에 있어서, 상기 트랜지스터의 제 1 불순물은 p형 불순물이며, 제 2 불순물은 n형 불순물인 것을 특징으로 하는 플래시 메모리의 바이어스 회로.
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