KR20090011188A - 불휘발성 메모리 장치 - Google Patents

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Abstract

본원 발명은 독출/ 검증 동작시에 셀 스트링에 흐르는 기준 전류를 감소시키기 위한 불휘발성 메모리 장치에 관한 것이다.
본원 발명의 불휘발성 메모리 장치는 복수의 메모리 셀 블록들 중 인접하는 두 메모리 셀 블록 사이에 접속된 분리 소스 라인들과, 특정 메모리 셀 블록의 선택 여부에 따라 해당 셀 블록과 접속된 분리 소스 라인에 로우 레벨 또는 하이레벨 전압을 공급하는 분리 소스 라인 전압제어부를 포함하는 것을 특징으로 한다.
공통 소스 라인, 분리 소스 라인

Description

불휘발성 메모리 장치{Non volatile memory device}
본원 발명은 독출/ 검증 동작시에 셀 스트링에 흐르는 기준 전류를 감소시키기 위한 불휘발성 메모리 장치에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.
이와 같은 불휘발성 메모리 장치는 프로그램-소거 동작이 반복됨에 따라 셀 의 플로팅 게이트가 트랩되는 차지가 증가하여 문턱 전압의 변화가 발생한다. 특히, 불휘발성 메모리 장치의 집적도가 높아지고 제조 사이즈가 더욱 축소되면서 이러한 현상은 더욱 심화된다. 이러한 문턱 전압의 변화를 방지하기 위해서는 불휘발성 메모리 장치의 독출/ 검증 동작시에 셀 스트링에 흐르는 기준 전류(Itrip)를 최대한 낮춰야 할 필요가 있다.
전술한 필요성에 따라 본원 발명에서는 상기 기준 전류를 감소시키기 위해 비선택된 셀에 흐르는 소거 전류를 감소시키기 위해 분리 소스 라인 구조의 불휘발성 메모리 장치를 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본원 발명의 불휘발성 메모리 장치는 복수의 메모리 셀 블록들 중 인접하는 두 메모리 셀 블록 사이에 접속된 분리 소스 라인들과, 특정 메모리 셀 블록의 선택 여부에 따라 해당 셀 블록과 접속된 분리 소스 라인에 로우 레벨 또는 하이레벨 전압을 공급하는 분리 소스 라인 전압제어부를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 분리 소스 라인 전압 제어부는 제1 메모리 셀 블록의 선택 여부 및 제2 메모리 셀 블록의 선택 여부에 따라 제1 메모리 셀 블록과 제2 메모리 셀 블록사이에 접속된 분리 소스라인의 전압레벨을 제어한다.
전술한 본원 발명의 구성에 따라, 비선택된 메모리 셀 블록의 셀 스트링에 흐르는 소거 전류를 감소시킬 수 있다. 소거 전류의 감소에 따라 선택된 메모리 셀 블록의 셀 스트링에 흐르는 기준 전류의 레벨을 낮출 수 있으며, 그에 따라 전체적인 문턱전압의 변화 현상도 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다.
도 1은 통상적인 불휘발성 메모리 장치의 프로그램-소거 동작 반복에 따른 문턱전압의 변화를 도시한 그래프이다.
상기 불휘발성 메모리 장치에서는 메모리 셀에 특정 데이터를 저장하는 프로그램 동작과 저장된 데이터를 소거하는 소거 동작을 수차례 반복하게 된다. 이와 같은 지속적인 반복 동작에 의하여 각 셀의 플로팅 게이트의 유전체에는 트랩된 차치자 발생하게 되며, 그에 따라 문턱 전압의 변화가 발생한다.
도시된 그래프에서 보듯이 프로그램-소거 동작의 반복횟수에 비례하여 문턱전압이 점차적으로 상승하는 것을 볼 수 있다. 이와 같은 현상은 불휘발성 메모리 장치의 독출 마진과 신뢰성 측면에서 문제가 된다.
도 2는 통상적인 불휘발성 메모리 장치의 프로그램-소거 동작 반복에 따른 셀의 Vg-Id가 변화를 도시한 그래프이다.
불휘발성 메모리 장치에서는 특정 동작 동안 셀 스트링에 흐르는 전류를 기준으로 셀의 프로그램 여부를 판단하는데 그 기준이 되는 것을 기준 전류(Itrip)라고 한다. 한편, 상기 특정 셀이 소거된 경우 셀 스트링에 흐르는 전류를 소거 전류(off current)라 한다.
이때, 상기 기준 전류(Itrip)가 감소할수록 프로그램-소거 동작 반복에 의하여 문턱전압이 A에서 B수준으로 감소하므로 가능하면 상기 기준 전류(Itrip)를 감 소시키는 것이 유리하다. 그러나, 상기 기준 전류(Itrip)는 소거 전류(off current)와 일정 수준의 차이를 유지시켜야 하므로 상기 기준 전류(Itrip)를 낮추기 위해서는 가능한 소거 전류(off Current)를 최대한 감소시키는 것이 필요하다.
따라서, 도 2와 같이 소거 전류(Off Current)의 레벨에 따라 제1 기준 전류(Itrip High) 또는 제2 기준 전류(Itrip Low)를 사용할 수 있다.
참고로 소거 전류(Off Current)는 선택된 블록에 흐르는 소거 전류와 비선택된 블록들의 소거 전류(DSL off Current)가 있을 수 있는데, 후자의 경우가 큰 비중을 차지한다. 통상적으로, 하나의 플레인에 2048개의 블록이 포함되어 있으며, 그 중 하나의 블록이 선택되어 프로그램 또는 소거 동작이 이루어지므로, 2047개의 비선택된 블록들의 소거 전류를 감소시키는 것이 큰 효과를 낼 수 있다.
본원 발명에서는 이와 같은 소거 전류를 감소시키기 위하여 개선된 구조를 갖는 불휘발성 메모리 장치를 제공하는 것을 목적으로 한다.
도 3은 통상적인 불휘발성 메모리 장치의 블록 구조를 도시한 회로도이다.
상기 불휘발성 메모리 장치는 페이지 버퍼 및 컬럼 디코더(310), 블록 디코더(320), 복수의 메모리 셀 블록들(0~2047, 330)을 포함한다.
상기 메모리 셀 블록(330)은 데이타를 저장하는 메모리 셀(MC0~MCn)들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL0~WLn)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BL0 ~ BLn)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메 모리 셀 블록(330)은 비트라인과 메모리 셀을 선택적으로 접속시키는 드레인 선택 트랜지스터(DSL)와, 소스라인(SL)과 메모리 셀을 선택적으로 접속시키는 소스 선택 트랜지스터(SSL)를 포함한다.
한편, 상기 소스 선택 트랜지스터(SSL)및 드레인 선택 트랜지스터(DSL), 그리고 이들 사이에 직렬 연결된 메모리 셀들을 포함하는데 이를 셀 스트링(332)라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 메모리 셀 블록(block)을 구성한다. 도면에는 2048개를 기준으로 하는 메모리 셀 블록 구조가 도시되어 있으나, 당업자의 선택에 따라 그 개수를 변경할 수 있다.
한편, 상기 불휘발성 메모리 장치의 소스라인은 서로 다른 두 블럭 사이에 배치되며, 제1 블럭(Block 0)과 제2 블럭(Block 1) 사이, 제2 블럭(Block 2)과 제3 블럭(Block 3) 사이 등에 배치된다. 즉, 홀수번 째 블럭과 짝수번 째 블럭 사이에 소스라인이 배치되며, 짝수번째 블럭과 홀수번째 블럭 사이에는 소스라인이 배치되지 않는다. 다시 말하면, 상기 소스 선택 트랜지스터가 서로 인접해서 마주하고 있는 블럭들 사이에 소스라인이 배치되고 있다.
상기 소스라인들은 서로 다 접속되고 있는 형태 즉 공통소스라인(350) 형태로서, 위치와 상관없이 전체적으로 동일한 전압레벨을 유지하게 된다. 따라서, 특정 블록이 선택되었는지 여부와 무관하게, 공통소스라인에 로우 레벨 전압이 인가된다. 이로 인하여, 비선택된 블럭의 소거 전류가 발생하게 된다.
도 4는 통상적인 불휘발성 메모리 장치의 블록 선택부의 구조를 도시한 회로도이다.
상기 블록 선택부는 해당 블록의 선택여부에 대한 제어신호를 출력하는 선택신호 전달부(412, 422), 상기 선택 신호의 레벨에 따라 드레인 선택 트랜지스터를 턴오프시키는 드레인 선택 트랜지스터 제어부(414, 424), 상기 선택 신호의 레벨에 따라 고전압을 출력하는 블럭 선택전압 발생기(416, 426), 상기 블럭 선택전압의 발생여부에 따라 글로벌 워드라인 전압(GWL), 글로벌 소스 선택 전압(GSSL), 글로벌 드레인 선택 전압(GDSL)을 인가하는 블럭 스위칭부(418, 428)를 포함한다.
제1 블록(410)이 선택되고 제2 블록(420)이 비선택되었다고 가정하면, 상기 제1 블록의 선택 신호 전달부(412)에 의해 활성화 신호가 전달되고 이에 의해 드레인 선택 트랜지스터 제어부(414)는 동작하지 못한다. 상기 활성화 신호에 의해 하이레벨의 블럭 선택전압이 발생하여 상기 블럭 스위층부(418)가 구동되며, 각 워드라인, 드레인 선택 트랜지스터, 소스 선택 트랜지스터에 각종 전압(GWL, GSSL, GDSL)이 인가된다.
그러나, 제2 블록(420)의 경우, 제2 블록의 선택 신호 전달부(422)에 의해 비활성화 신호가 전달되고 이에 의해 드레인 선택 트랜지스터 제어부(414)는 드레인 선택 트랜지스터를 확정적으로 턴오프 시킨다. 만약, 상기 드레인 선택 트랜지스터 제어부(414)가 없다면 상기 드레인 선택 트랜지스터의 게이트는 플로팅 상태 가 되어 턴온여부가 불확정된다.
한편, 상기 비활성화 신호에 따라 블럭 전압 발생부(426) 및 블록 스위칭부(428)가 동작하지 않아, 각 워드라인 및 소스 선택 트랜지스터들은 플로팅 상태가 된다.
그리고, 나머지 비선택된 복수의 메모리 셀 블록도 이와 같은 상태가 되어 소거 전류(DSL off current)가 생성되는 조건이 된다.
이에 본원 발명에서는 이와 같은 비선택된 셀 블록에 흐르는 소거 전류를 감소시킬 수 있는 구성을 제시하고자 한다.
도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 블록 구조를 도시한 회로도이다.
상기 불휘발성 메모리 장치는 페이지 버퍼 및 컬럼 디코더(510), 블록 디코더(520), 복수의 메모리 셀 블록들(0~2047, 530)을 포함한다.
상기 불휘발성 메모리 장치의 소스라인은 서로 다른 두 블럭 사이에 배치되며, 제1 블럭(Block 0)과 제2 블럭(Block 1) 사이, 제2 블럭(Block 2)과 제3 블럭(Block 3) 사이 등에 배치된다. 즉, 홀수번 째 블럭과 짝수번 째 블럭 사이에 소스라인이 배치되며, 짝수번째 블럭과 홀수번째 블럭 사이에는 소스라인이 배치되지 않는다. 다시 말하면, 상기 소스 선택 트랜지스터가 서로 인접해서 마주하고 있는 블럭들 사이에 소스라인이 배치되고 있다.
상기 소스라인들은 각기 서로 분리되어 있는 형태를 갖는바 이를 분리 소스 라인(552, 554, 556) 이라 한다. 따라서, 각 소스 라인별로 서로 다른 레벨의 전압이 공급될 수 있다.
도 6은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 블록 선택부의 구조를 도시한 회로도이다.
상기 불휘발성 메모리 장치는 제1 메모리 셀 블록(610)의 선택 여부에 대한 제어신호를 출력하는 제1 선택신호 전달부(612)와, 상기 선택 신호의 레벨에 따라 드레인 선택 트랜지스터를 턴오프시키는 제1 드레인 선택 트랜지스터 제어부(614), 상기 선택 신호의 레벨에 따라 고전압을 출력하는 제1 블럭 선택전압 발생기(616), 상기 블럭 선택전압의 발생여부에 따라 글로벌 워드라인 전압(GWL), 글로벌 소스 선택 전압(GSSL), 글로벌 드레인 선택 전압(GDSL)등을 상기 셀 블록에 인가하는 제1 블럭 스위칭부(618)를 포함한다.
또한, 상기 불휘발성 메모리 장치는 제2 메모리 셀 블록(620)의 선택 여부에 대한 제어신호를 출력하는 제2 선택신호 전달부(622)와, 상기 선택 신호의 레벨에 따라 드레인 선택 트랜지스터를 턴오프시키는 제2 드레인 선택 트랜지스터 제어부(624), 상기 선택 신호의 레벨에 따라 고전압을 출력하는 제2 블럭 선택전압 발생기(626), 상기 블럭 선택전압의 발생 여부에 따라 글로벌 워드라인 전압(GWL), 글로벌 소스 선택 전압(GSSL), 글로벌 드레인 선택 전압(GDSL)등을 상기 셀 블록에 인가하는 제2 블럭 스위칭부(628)를 포함한다.
또한, 상기 제1 메모리 셀 블록의 선택 여부 및 제2 메모리 셀 블록의 선택 여부에 따라 제1 메모리 셀 블록과 제2 메모리 셀 블록사이에 접속된 분리 소스라인의 전압레벨을 제어하는 분리 소스 라인 전압제어부(630)를 포함한다.
바람직하게는, 분리 소스 라인 전압제어부(630)는 제1 선택신호 전달부(612)의 출력신호와 제2 선택신호 전달부(622)의 출력신호를 부정논리합(NOR)하는 NOR 게이트(NOR630)를 포함한다.
따라서, 제1 메모리 셀 블록이 선택되거나 제2 메모리 셀 블록이 선택된 경우에는, 상기 분리 소스 라인 전압제어부(630)는 분리 소스 라인에 로우 레벨 전압을 공급한다. 그러나, 제1 메모리 셀 블록 및 제2 메모리 셀 블록이 둘다 선택되지 않은 경우에는, 상기 분리 소스 라인 전압제어부(630)는 분리 소스 라인에 하이 레벨 전압(VCC)을 공급한다.
따라서, 전체 메모리 셀 블록 중 어느 하나의 블록이 선택된 경우에는 해당 블록의 분리 소스 라인에 로우 레벨 전압이 공급된다. 또한, 해당 블록과 분리 소스 라인을 공유하는 또 다른 메모리 셀 블록에 대해서도 로우 레벨 전압이 공급된다. 그러나, 나머지 메모리 셀 블록의 분리 소스 라인에 대해서는 하이 레벨 전압이 공급된다.
이와 같은 구성에 따라, 비선택된 메모리 셀 블록의 소스 라인에 하이 레벨 전압을 공급함으로써 비선택된 블록의 소거 전류 경로를 차단할 수 있게 된다.
도 1은 통상적인 불휘발성 메모리 장치의 프로그램-소거 동작 반복에 따른 문턱전압의 변화를 도시한 그래프이다.
도 2는 통상적인 불휘발성 메모리 장치의 프로그램-소거 동작 반복에 따른 셀의 Vg-Id가 변화를 도시한 그래프이다.
도 3은 통상적인 불휘발성 메모리 장치의 블록 구조를 도시한 회로도이다.
도 4는 통상적인 불휘발성 메모리 장치의 블록 선택부의 구조를 도시한 회로도이다.
도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 블록 구조를 도시한 회로도이다.
도 6은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 블록 선택부의 구조를 도시한 회로도이다.
<도면의 주요 부분에 대한 설명>
510: 페이지 버퍼 및 컬럼 디코더
520: 블록 디코더
530: 메모리 셀 블록
532: 셀 스트링
552, 554, 556: 분리 소스 라인
610: 제1 메모리 셀 블록 612: 제1 선택 신호 전달부
614: 제1 드레인 선택 트랜지스터 제어부 616: 제1 블록 선택 전압 발생기
618: 제1 블록 스위칭부
620: 제2 메모리 셀 블록 622: 제2 선택 신호 전달부
624: 제2 드레인 선택 트랜지스터 제어부 626: 제2 블록 선택 전압 발생기
628: 제2 블록 스위칭부
630: 분리 소스 라인 전압 제어부

Claims (8)

  1. 복수의 메모리 셀 블록들 중 인접하는 두 메모리 셀 블록 사이에 접속된 분리 소스 라인들과,
    특정 메모리 셀 블록의 선택 여부에 따라 해당 셀 블록과 접속된 분리 소스 라인에 로우 레벨 또는 하이레벨 전압을 공급하는 분리 소스 라인 전압제어부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 분리 소스 라인은 소스 선택 트랜지스터가 인접하는 두 메모리 셀 블록사이에 배치되는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 분리 소스 라인 전압 제어부는 특정 메모리 셀 블록이 선택되면 해당 셀 블록과 접속된 분리 소스 라인에 로우 레벨 전압을 공급하는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 분리 소스 라인 전압 제어부는 분리 소스 라인을 공유하는 두 메모리 셀 블록이 모두 비선택되면 해당 분리 소스 라인에 하이 레벨 전압을 공급하는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 분리 소스 라인 전압 제어부는 특정 메모리 셀 블록에 대한 선택신호를 부정 논리합하여 분리 소스 라인에 출력하는 부정 논리합 게이트를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제1 메모리 셀 블록의 선택 여부 및 제2 메모리 셀 블록의 선택 여부에 따라 제1 메모리 셀 블록과 제2 메모리 셀 블록사이에 접속된 분리 소스라인의 전압레벨을 제어하는 분리 소스 라인 전압제어부.
  7. 제6항에 있어서, 상기 제1 메모리 셀 블록 또는 제2 메모리 셀 블록이 선택되면 해당 셀 블록과 접속된 분리 소스 라인에 로우 레벨 전압을 공급하는 것을 특징으로 하는 분리 소스 라인 전압 제어부.
  8. 제6항에 있어서, 상기 분리 소스 라인을 공유하는 두 메모리 셀 블록이 모두 비선택되면 해당 분리 소스 라인에 하이 레벨 전압을 공급하는 것을 특징으로 하는 분리 소스 라인 전압 제어부.
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* Cited by examiner, † Cited by third party
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KR20150024140A (ko) * 2013-08-26 2015-03-06 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 워드라인 전압 인가 방법

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