CN1992076A - 非易失性半导体存储器 - Google Patents

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Abstract

一种非易失性半导体存储器包括多个三维单元阵列以减少芯片尺寸。该非易失性半导体存储器，包括：单位块单元阵列，其包括多个垂直多层的单元阵列，每个单元阵列都包括沿行和列方向设置的多个单位单元；列地址解码器，被配置成解码列地址，从而激活从多个单元阵列中被选择的单元阵列的位线；感测放大器部件，被配置成感测并放大多个单元阵列的位线的数据，并且该感测放大器部件被单位块单元阵列共用；以及垂直地址解码部件，被设置成解码垂直地址以选择多个单元阵列中的一个，且将来自感测放大器的输出信号连接至被选择的单元阵列的位线。

Description

非易失性半导体存储器
相关申请的交叉引用
本申请要求在2005年12月30日提交的、申请号为10-2005-135238的韩国专利申请的权益，其所有内容通过引用合并与此。
技术领域
本发明一般地涉及一种非易失性半导体存储器，更具体而言，涉及一种半导体存储器，其包括三维单元阵列以及被多个垂直淀积的单位块单元阵列所共用的感测放大器部件，从而减少了芯片尺寸。
背景技术
铁电随机存取存储器(FeRAM)作为下一代存储器已经吸引相当多的注意，因为它具有和动态随机存取存储器(DRAM)一样快的数据处理速度且甚至在电源被关闭后还能保存数据。
具有和DRAM类似结构的FeRAM包括由具有高残余极性(highresidual polarization)的铁电材料制成的电容器，这样允许了在电源被关闭之后的数据保留。
传统的非易失性FeRAM器件的单位单元包括开关元件和非易失性铁电电容器。该开关元件依照字线的状态来执行开关操作，从而将该非易失性铁电电容器连接至子位线。该非易失性铁电电容器被连接在板线(plate line)和该开关元件的一个端子之间。在此，传统FeRAM的开关元件是一个NMOS晶体管，其开关操作由栅极控制信号来控制。
在传统的FeRAM中，当该单元尺寸变得更小时，数据保留特性会恶化，使得难以进行单元的正常操作。例如，当在单元的读取模式中将电压施加于邻近的单元时，数据会被单元之间产生的界面噪声破坏。此外，当在单元的写入模式中将写入电压施加至未选择的单元时，未选择的单元的数据会被破坏，影响了随机存取操作。
对于金属铁电绝缘体硅(MFIS)以及金属铁电金属绝缘体硅(MFMIS)而言，数据保留特性被去极化电荷所降低。
发明内容
本发明的实施例提供一种非易失性半导体存储器，其包括多个垂直淀积的单位块单元阵列及感测放大器部件，该单位块单元阵列被设置在行及列方向上，该感测放大器部件被多个单位块单元阵列所共用，从而减少了芯片尺寸，其中，垂直(Z)地址解码器选择多个单位块单元阵列中的一个。
根据本发明实施例，非易失性半导体存储器包括：单位块单元阵列，其包括多个垂直多层的单元阵列，每个垂直多层的单元阵列都包括在行和列方向上设置的多个单位单元；列地址解码器，被配置成解码列地址，从而激活从该多个单元阵列中选择的单元阵列的位线；感测放大器部件，被配置成感测并放大多个单元阵列的位线的数据，且被单位块单元阵列所共用；以及垂直地址解码部件，被配置成解码垂直地址以选择多个单元阵列中的一个，且将来自感测放大器的输出信号连接至被选择的单元阵列的字线。
附图说明
图1是根据本发明的实施例的非易失性半导体存储器的多个排组单元阵列的示意图；
图2是根据本发明的实施例的非易失性半导体存储器的地址解码部件的示意图；
图3是根据本发明的实施例的非易失性半导体存储器的地址解码部件和感测放大器部件的示意图；
图4是示意图1的单元阵列的示意图；
图5和图6是示意图1的单元阵列的横截面图；
图7是图1的单位块单元阵列的横截面图；
图8是图1的单元阵列的示意图。
具体实施方式
以下将参照附图来详细描述本发明的实施例。
图1是根据本发明的实施例的非易失性半导体存储器的多个排组单元阵列(BCA_1～BCA_m+m)的示意图。
单元阵列CA1具有二维平面结构，其包括设置在行方向(轴X)上的多个行地址(X)区以及设置在列方向(轴Y)上的多个列地址(Y)区。
单位块单元阵列100具有包括淀积在垂直方向(轴Z)上的多个单元阵列CA1～CAn的三维结构，且通过垂直地址Z来选择单元阵列CA1～CAn中的一个。
行地址X选择字线，且列地址Y选择在一个单元阵列CA1内的位线。垂直地址Z选择单元阵列CA1～CAn中的一个。
单位块单元阵列100包括在垂直方向(轴Z)上淀积的多个单元阵列CA1～CAn。单位排组单元阵列BCA包括多个单位块单元阵列100。
在此实施例中，多个单元阵列CA1～CAn被描述成包括一个单位块单元阵列100，且多个单位块单元阵列100被描述成包括一个单位排组单元阵列BCA。然而，在其他实施例中，一个单位排组单元阵列BCA可包括在同一层中垂直形成的多个单元阵列CA1～CAn，且多个单位排组单元阵列BCA可被垂直地淀积。
被设置在列及行方向上的多个单位排组单元阵列BCA被配置成分别执行读取/写入操作，从而改进该单元的操作速度。
虽然在此实施例中，多个单位排组单元阵列BCA被设置在行及列方向上，但是多个单位排组单元阵列BCA可被设置在方向X，Y和以多个单元阵列CA1～CAn的淀积方向为基础的Z方向上。一个单位排组单元阵列BCA，其包括一个给定组中的单位块单元阵列100，且被配置成独立地执行读取/写入操作。
图2是根据本发明的实施例的非易失性半导体存储器的地址解码部件的示意图。
地址解码部件包括行(X)地址寄存器200、行地址解码器210、垂直(Z)地址寄存器220、垂直地址解码器230、列(Y)地址寄存器240、列地址解码器250、排组地址寄存器260、以及排组地址解码器270。
行地址寄存器200存储行地址RADD。行地址解码器210解码来自行地址寄存器200的输出信号。垂直地址寄存器220存储垂直地址VADD。垂直地址解码器230可解码来自垂直地址寄存器220的输出信号。
列地址寄存器240存储列地址CADD。列地址解码器250解码来自列地址寄存器240的输出信号。排组地址寄存器260存储排组地址BADD。排组地址解码器270解码来自排组地址寄存器260的输出信号。
行地址寄存器200、垂直地址寄存器220、以及列地址寄存器240处理从分离的焊盘输入的行地址RADD、垂直地址VADD和列地址CADD。排组地址寄存器260处理从与输入行地址RADD、垂直地址VADD和列地址CADD的焊盘分离的焊盘输入的排组地址BADD。
图3是根据本发明的实施例的非易失性半导体存储器的地址解码部件和感测放大器部件的示意图。
在根据本发明的实施例中，涉及行地址的地址解码部件包括垂直地址解码器230、行地址解码器210、以及行解码部件400。行解码部件400包括与多个单元阵列CA1～CAn中的字线WL一一对应的多个开关SW1～SWn。
垂直地址解码器230配置成选择在一个单位块单元阵列100中垂直地淀积的单元阵列CA1～CAn中的一个。行地址解码器210被配置成选择通过垂直地址解码器230选择的一个单元阵列CAn中的字线WL之一。
行解码部件400的开关SW1～SWn被配置成选择性地将由来自行地址解码器210的输出信号所选择的行线ROW连接至依赖于垂直地址解码器230的输出状态而选择的单元阵列CAn的字线WL。
同时，涉及列地址的地址解码部件包括垂直地址解码器230、列地址解码器250、感测放大器解码部件500、以及感测放大器部件600。感测放大器解码部件500包括与单元阵列CA1～CAn中的位线BL一一对应的多个开关SW1～SWn。
垂直地址解码器230被配置成选择在单位块单元阵列100中被垂直地淀积的单元阵列CA1～CAn中的一个。列地址解码器250被配置成选择通过垂直地址解码器230选择的单元阵列CAn中的位线BL之一。
感测放大器部件600包括多个感测放大器S/A1～S/An，其每个被配置成感测并放大在多个单元阵列CA1～CAn中的多个位线BL的数据。感测放大器部件600被配置成将一位线BL连接至通过列地址解码器250的解码结果而选出的一个感测放大器S/An。
在单位块单元阵列100中垂直淀积的多个单元阵列CA1～CAn共用一个感测放大器部件600。感测放大器解码部件500的多个开关SW1～SWn被一一连接至每个单元阵列CA1～CAn的位线BL。
假设通过列地址解码器250的解码结果来选择多个感测放大器S/A1～S/An中的一个。感测放大器解码部件500的多个开关SW1～SWn被配置成响应来自垂直地址解码器230的输出信号，而选择性地将被选择的感测放大器S/An的列线COL连接至被选择的单元阵列CAn的一位线BL。
因此，在行解码部件400所选的字线WL与感测放大器解码部件500所选的位线BL交叉的区域中的单位单元C上执行读取/写入操作。
图4说明根据本发明的实施例的第n层单元阵列CAn的布局的横截面图。
多个字线WL在列方向上被设置成平行于多个底字线BWL。多个位线BL被设置成正交于多个字线WL。多个单位单元C位于多个字线WL、多个底字线BWL、和多个位线BL交叉的区域。
图5说明在平行于字线WL的方向A上的图4中第n层单元阵列CAn的横截面图。
第n层单元阵列CAn包括在底字线10上方的多个绝缘层12以及在多个绝缘层12上方的多个P型沟道区14。多个铁电层22可形成在多个P型沟道区14上方。多个字线24可平行于底字线10地形成在多个铁电层22上方。结果，多个单元被连接在一个字线WL_1和一个底字线BWL_1之间。
图6说明如图5所示的第n层单元阵列CAn在正交于字线WL的方向上的布局截面图。
在第n层单元阵列CAn中，绝缘层12形成在底字线BWL_1、BWL_2、以及BWL_3上方。包括串联的P型漏极区16、P型沟道区14和P型源极区18的浮动沟道层20被形成在绝缘层12上方。
P型漏极区16可被用作为邻接单元的源极区，P型源极区18可被用作为邻接单元的漏极区。即，P型区可被共同地用作为相邻的单元中的漏极区及源极区。
浮动沟道层20的漏极区16、源极区12以及沟道区14被形成为P型区。浮动沟道层20的半导体从包括碳纳米管、硅、锗和有机半导体的组中选出。
铁电层22被形成在浮动沟道层20的每个沟道区14上方，且字线WL-1、WL-2以及WL_3形成在铁电层22上方。底字线10与字线24选择性地由相同的行地址解码器(未图示)来驱动。
使用根据铁电层22的极化状态而不同的浮动沟道层20的沟道电阻来对数据进行读取/写入。即，当铁电层22的极性对沟道区14感应出正(+)电荷时，存储器单元处于高阻抗状态，使得沟道被“关断”。当铁电层22的极性对沟道区14感应出负(-)电荷时，存储器单元处于低阻抗状态，使得沟道被“导通”。
图7是说明单位块单元阵列100的横截面图。
单位块单元阵列100包括图6所示的多个多层单位单元阵列CA1～CAn，它们被单元绝缘层26分开。
虽然在本发明的实施例中，浮动沟道层20包括P型漏极区16、P型沟道区14以及P型源极区18，但是浮动沟道层20可包括N型漏极区、N型沟道区以及N型源极区，如图8所示。
通过来自排组地址解码器270的输出信号来选择排组单元阵列BCA的一个单位排组单元阵列BCA_1。通过来自垂直地址解码器230和行地址解码器210的输出信号的组合来对行地址RADD进行解码。
在被选择的单位排组单元阵列BCA_1中，当响应于来自垂直地址解码器230的输出信号导通行解码部件400的对应开关SWn时，则选择第n层单元阵列CAn。当开关SWn被导通时，在被选择的第n层单元阵列CAn中，由行地址解码器210所选择的一字线WL被激活。
通过来自垂直地址解码器230、列地址解码器250以及感测放大器部件600的输出信号的组合来对列地址CADD进行解码。
通过列地址解码器250的解码结果来选择感测放大器S/A～S/An中的一个感测放大器S/An。在被选择的单位排组单元阵列BCA_1中，当响应垂直地址解码器230的输出信号来导通感测放大器解码部件500的对应开关SWn时，则选择第n层单元阵列CAn。当开关SWn被导通时，在第n层单元阵列CAn中被选择的一个感测放大器S/An被连接至与对应开关SWn相连的一个位线BL。
因此，在行解码部件400所选的字线WL与感测放大器解码部件500所选的位线BL交叉的区域中的单位单元C上执行读取/写入操作。
根据本发明的实施例，以下解释非易失性半导体存储器的高位数据的读取/写入操作。
当写入高位数据“1”时，接地电压<GND>被施加至底字线10，且负电压<-V>被施加至字线24。漏极区16和源极区18被配置成处于接地电压<GND>状态。
通过铁电层22和绝缘层12之间的电容器的电压分布，将电压施加至铁电层22与浮动沟道层20的P型沟道区14之间。结果，取决于铁电层22的极性而在沟道区14感应出正电荷，所以该存储器单元处于低电阻状态。因此，在写入模式中，会在存储器的所有单元中写入高位数据“1”。
当读取高位数据“1”时，接地电压<GND>或者具有正值的读取电压<+Vrd>被施加至底字线10。接地电压<GND>被施加至字线24。通过从底字线10施加的读取电压<+Vrd>，会在沟道区14的底部形成耗尽层。
因为会在沟道区14的顶部感应出正电荷，所以不会在沟道区14的顶部形成耗尽。因此，沟道区14被导通，从而从使电流从源极区18流至漏极区16。结果，在读取模式中读取存储器单元中存储的高位数据“1”。即使当在漏极区16和源极区18中产生微小电压差的时候，沟道区14也会被导通，所以会流过大量的电流。
根据本发明的实施例，以下将解释非易失性半导体存储器的低位数据的读取/写入操作。
当写入低位数据“0”时，具有负值的负电压<-V>会被施加于底字线10，且接地电压<GND>会被施加至字线24。负电压<-V>被施加至漏极区16和源极区18。
在字线24施加的正电压<+V>与沟道区14的负电压<-V>之间产生高电压。结果，取决于铁电层22的极性而对沟道区14感应出负电荷，所以存储器单元系处于高电阻状态。因此，在写入模式中，在存储器单元中写入低位数据“0”。
当读取低位数据“0”时，接地电压<GND>或者具有正值的读取电压<+Vrd>被施加至底字线10。接地电压<GND>被施加至字线24。
通过从底字线10施加的读取电压<+Vrd>，在沟道区14的底部形成耗尽层。因为对沟道区14的顶部感应出负电荷，所以耗尽层会形成于沟道区14的顶部。沟道区14的沟道被形成于沟道区14的耗尽层所关断，所以电流路径从源极区18到漏极区16被断开。
即使当在漏极区16和源极区18之间产生微小电压差时，沟道区14也会被关断，所以流过少量的电流。因此，在读取模式中，读取在存储器单元中存储的低位数据“0”。
在读取模式中，因为字线24和底字线10都被保持在接地电平从而没有向铁电层22施加电压应力，所以改善了单元的数据保留特性。
如上所述，在根据本发明的实施例的非易失性铁电存储器内，非破坏性读出(NDRO)系统可以防止单元数据在读取模式中被破坏。本发明的非易失性铁电存储器可在纳米级的铁电单元的低电压操作中，改进单元的可靠性以及读取操作的速度。多个铁电单位单元阵列设置在行和列方向上。同样，多个铁电单位单元阵列被垂直地淀积，从而改善单元的集成能力，从而降低芯片的整体尺寸。垂直(Z)地址解码器选择共用一个感测放大器部件的垂直淀积的单位块单元阵列中的一个，以有效地驱动单元阵列，由此改善了单元的操作速度。
为了进行说明和描述而提供了本发明的各个实施例的上述描述。其并非穷尽或是将本发明限制成所公开的精确形式，且考虑到上述教导可以进行一些修改和改动，或可以从本发明的实践中获得这些修改和改动。因而，选择并描述实施例是为了解释本发明的原理及其实际的应用，以使本领域技术人员可以以不同的实施方式和适合于他们遇到的具体应用的修改来利用本发明。
附图标号
10底字线
12绝缘层
14沟道区
16漏极区
18源极区
20浮动沟道层
22铁电层
24字线
26单元绝缘层
100单位块单元阵列
200行(X)地址寄存器
210行(X)地址解码器
220垂直(Z)地址寄存器
230垂直(Z)地址解码器
240列(Y)地址寄存器
250列(Y)地址解码器
260排组地址寄存器
270排组地址解码器
400行解码部件
500感测放大器解码部件
600感测放大器部件

Claims (20)

1.一种非易失性半导体存储器，包括：
单位块单元阵列，其包括多个垂直分层的单元阵列，每个单元阵列都包括沿行和列方向设置的多个单位单元；
列地址解码器，被配置成解码列地址以激活从所述多个单元阵列中选择的单元阵列的位线；
感测放大器部件，被配置成感测并放大所述多个单元阵列的所述位线的数据，并且所述感测放大器部件被所述单位块单元阵列共用；以及
垂直地址解码部件，被配置成解码垂直地址以选择所述多个单元阵列中的一个，且将来自所述感测放大器的输出信号连接至所述被选择的单元阵列的所述位线。
2.如权利要求1的非易失性半导体存储器，其中包括多个单位块单元阵列的多个单位排组单元阵列被配置成分别执行读取/写入操作，而所述多个单位块单元阵列被设置在方向X，Y和以所述多个单元阵列的淀积方向为基础的Z上。
3.如权利要求1的非易失性半导体存储器，进一步包括：
行地址解码器，被配置成解码行地址，以激活所述被选择的单元阵列的字线；以及
行解码部件，被配置成选择性地将所述被选择的单元阵列的字线连接至响应于所述垂直地址解码部件的输出信号而从所述行地址解码器输出的行线。
4.如权利要求3的非易失性半导体存储器，其中所述行地址解码器进一步包括行地址寄存器，其被配置成输出所述行地址至所述行地址解码器。
5.如权利要求3的非易失性半导体存储器，其中所述行地址、所述列地址、以及所述垂直地址从分离的焊盘输入。
6.如权利要求1的非易失性半导体存储器，进一步包括：
列地址寄存器，被配置成输出所述列地址至所述列地址解码器；以及
垂直地址寄存器，被配置成输出所述垂直地址至所述垂直地址解码器。
7.如权利要求1的非易失性半导体存储器，进一步包括：
排组地址寄存器，被配置成输出排组地址；以及
排组地址解码器，被配置成解码来自所述排组地址寄存器的输出信号，从而选择所述多个单位排组单元阵列中的一个。
8.如权利要求7的非易失性半导体存储器，其中所述排组地址从与输入所述列地址和所述垂直地址的焊盘分离的焊盘输入。
9.如权利要求1的非易失性半导体存储器，其中所述垂直地址解码部件包括：
垂直地址解码器，被配置成解码所述垂直地址以选择所述多个单元阵列中的一个；以及
感测放大器解码部件，被配置成选择性地将所述被选择的单元阵列的位线连接至响应所述垂直地址解码器的输出信号而从所述感测放大器输出的列线。
10.如权利要求9的非易失性半导体存储器，其中所述感测放大器解码部件包括多个开关，所述多个开关连接在所述列线和所述位线之间且被配置成响应来自所述垂直地址解码器的输出信号来执行开关操作。
11.如权利要求1的非易失性半导体存储器，其中所述感测放大器部件包括多个感测放大器，所述感测放大器被配置成依赖于所述列地址解码器的解码结果而被激活。
12.如权利要求11的非易失性半导体存储器，其中选自所述多个感测放大器中的一个感测放大器连接至在所述被选择的单元阵列中的一条位线。
13.如权利要求1的非易失性半导体存储器，其中所述单位单元包括非易失性铁电电容器。
14.如权利要求1的非易失性半导体存储器，其中所述多个单元阵列中的每个包括：
多个底字线；
绝缘层，形成在所述多个底字线上方；
浮动沟道层，形成在所述绝缘层上方，且包括多个交替串联于多个沟道区的漏极区和源极区；
铁电层，形成在所述浮动沟道层上方；以及
多个字线，形成在所述铁电层上方，以便被连接至所述多个底字线，
其中，根据所述铁电层的极性状态来对所述浮动沟道层的沟道区感应出不同电阻，从而读取或写入数据。
15.如权利要求14的非易失性半导体存储器，其中所述多个沟道区、所述多个漏极区和所述多个源极区包括P型区。
16.如权利要求14的非易失性半导体存储器，其中所述多个沟道区、所述多个漏极区和所述多个源极区包括N型区。
17.如权利要求14的非易失性半导体存储器，其中所述浮动沟道层包括碳纳米管。
18.如权利要求14的非易失性半导体存储器，其中所述浮动沟道层包括硅。
19.如权利要求14的非易失性半导体存储器，其中所述浮动沟道层包括锗。
20.如权利要求14的非易失性半导体存储器，其中所述浮动沟道层包括有机半导体。
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