JP3571124B2 - 半導体集積回路 - Google Patents
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【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、出力信号のスルーレート調節機能を搭載した半導体集積回路に関する。
近年、半導体集積回路の動作速度向上が著しく、例えば、100MHz(クロック速度)を超えるCPUも珍しくないが、かかる高速タイプの半導体集積回路をプリント基板に搭載した場合、プリント基板の設計によっては、システム動作が不安定になることがあった。高速タイプの半導体集積回路からの出力信号の多くは、当該半導体集積回路のクロックスピードに同期しており、同信号の立ち上がりや立ち下がりがきわめて急峻になっている。一般に、急激に変化する信号波形(典型的には方形波)は、信号の繰り返し周波数を中心にそのn倍(nは整数)の高調波を含むことが知られており、nの最大値は、波形が急激に変化するほど大きくなる。このため、高速タイプの半導体集積回路を実装したプリント基板の伝送線路から電磁的な放射波が発生し、例えば、隣接する伝送線路等にノイズを誘起する結果、システム動作が不安定になることがあった。したがって、高速タイプの半導体集積回路を実装するプリント基板には、伝送線路の間隔を広げたり、電磁的な遮へいを施したりして有効な周波数対策を行ったほぼ専用品に近いものを選択する必要があり、汎用のプリント基板を使用できないため、システムコストがアップしたり、システム構成の自由度が失われるという不都合があった。
【0002】
【従来の技術】
図3は上記不都合を解決するために考案された公知の、いわゆる「スルーレート調節回路」である。図3において、INは半導体集積回路内部で作られた信号であり、上述のとおり、立ち上がりや立ち下がりがきわめて急峻な波形を有する信号である。信号INは、バッファ1で反転された後、二つの経路(便宜的に第1の経路2、第2の経路3と言う)に分かれて進み、最終的に、バッファ4から出力信号OUTとして取り出される。
【0003】
第1の経路2には、第1のインバータゲート5が設けられている。また、第2の経路3には、第2のインバータゲート6が設けられている。これら二つのインバータゲート5、6は同一の構成を有しており、一体としてスルーレート調節手段を構成する。代表して第1のインバータゲート5でその構成を説明すると、5aはPチャネルMOSトランジスタTP51 とNチャネルMOSトランジスタTN51 からなる一般的なCMOSインバータゲート部であり、TP51 と高電位電源Vccとの間には高電位側の可変抵抗負荷部5bが、また、TN51 と低電位電源(典型的にはグランド)との間には低電位側の可変抵抗負荷部5cがそれぞれ接続されている。なお、トランジスタの添え字の1番目は第1又は第2のインバータゲートの符号を表している。例えば、TN51 の添え字の1番目は「5」であるから、このTN51 は第1のインバータゲート5のCMOSインバータゲート部5aのNチャネルMOSトランジスタであることを示している。二つの可変抵抗負荷部5b、5cは、並列接続された複数(特に限定しないが3個)のMOSトランジスタで構成されており、トランジスタのチャネルタイプ(導電型)は、高電位側にあってはPチャネル(TP52 、TP53 、TP54 )に、また、低電位側にあってはNチャネル(TN52 、TN53 、TN54 )に統一されている。
【0004】
ここで、各可変抵抗負荷部5b、5cの一つのトランジスタ(図では左端のトランジスタ)は、CMOSインバータゲート部5aの同一導電型のトランジスタと同時にオンするようになっており、すなわち、TP52 のゲートが低電位電源に接続されるとともにTN52 のゲートがVccに接続されており、さらに、他のトランジスタ(図では中央と右端のトランジスタ;TP53 、TP54 、TN53 、TN54 、TP63 、TP64 、TN63 、TN64 )は、所定の制御信号TC1、TC2及びその反転信号TC1バー、TC2バーの論理に従ってオンオフするようになっている。具体的には、TP53 とTP63 がTC1バーの論理に従ってオンオフし、TP54 とTP64 がTC2バーの論理に従ってオンオフし、TN53 とTN63 がTC1の論理に従ってオンオフし、TN54 とTN64 がTC2の論理に従ってオンオフするようになっている。なお、図4は所定の制御信号TC1、TC2及びその反転信号TC1バー、TC2バーを生成するための回路図である。制御信号TC1、TC2をそのまま取り出すと共に、インバータゲート7a、7bを介してその逆論理の信号TC1バー、TC2バーを取り出している。
【0005】
次表1、2は、制御信号TC1、TC2の論理と、可変抵抗負荷部5a、5b、6a、6bのトランジスタ(TP53 、TP54 、TN53 、TN54 、TP63 、TP64 、TN63 、TN64 )のオンオフ動作との対応表である。
【0006】
表1、2において、制御No. =0(TC1、TC2が共に“L”論理)のときは、いずれのトランジスタもオフ状態にある。したがって、このときには、第1及び第2のインバータゲート5、6の各可変抵抗負荷部5b、5c、6b、6cの左端の一つのトランジスタ(TP52 、TN52 、TP62 、TN62 )しかオン状態にならないから、各可変抵抗負荷部5b、5c、6b、6cの抵抗値は、一つのトランジスタのチャネルオン抵抗の値(便宜的にR0 で表す)によって与えられる。
【0007】
次に、制御No. =1のときは、上記の一つのトランジスタ(TP52 、TN52 、TP62 、TN62 )に加え、中央のトランジスタ(TP53 、TN53 、TP63 、TN63 )もオン状態になる。したがって、このときの各可変抵抗負荷部5b、5c、6b、6cの抵抗値は、一つのトランジスタのチャネルオン抵抗と、中央のトランジスタのチャネルオン抵抗との並列合成値(便宜的にR1 で表す)によって与えられる。
【0008】
次に、制御No. =2のときは、上記の一つのトランジスタ(TP52 、TN52 、TP62 、TN62 )に加え、右端のトランジスタ(TP54 、TN54 、TP64 、TN64 )もオン状態になる。したがって、このときの各可変抵抗負荷部5b、5c、6b、6cの抵抗値は、一つのトランジスタのチャネルオン抵抗と、右端のトランジスタのチャネルオン抵抗との並列合成値(便宜的にR2 で表す)によって与えられる。
【0009】
最後に、制御No. =3のときは、上記の一つのトランジスタ(TP52 、TN52 、TP62 、TN62 )、中央のトランジスタ(TP53 、TN53 、TP63 、TN63 )、及び右端のトランジスタ(TP54 、TN54 、TP64 、TN64 )のすべてがオン状態になる。したがって、このときの各可変抵抗負荷部5b、5c、6b、6cの抵抗値は、一つのトランジスタのチャネルオン抵抗と、中央のトランジスタのチャネルオン抵抗と、右端のトランジスタのチャネルオン抵抗との並列合成値(便宜的にR3 で表す)によって与えられる。
【0010】
以上のことから、各トランジスタのチャネルオン抵抗が略等しいとすると、次式▲1▼が成立する。
R0 >R1 (=R2 )、かつ、R1 (=R2 )>R3 ………▲1▼
したがって、式▲1▼によれば、第1及び第2のインバータゲート5、6のCMOSインバータゲート部5a、6aに加わる電源電圧を、大(R3 )、中(R2 又はR1 )、小(R0 )の3段階に切り換えることができるから、同電源電圧の大きさに対応して、入力信号INの立ち上がり立ち下がりの傾斜を3段階に変化させることができ、スルーレートを調節した出力信号OUTを得ることができる。
【0011】
図5は入力信号INと出力信号OUTの対応図であり、出力信号OUTとして三つの波形A、B、Cが示されている。波形Aは、ほぼ入力信号INと同程度の立ち上がり傾斜を持っているが、波形B、波形Cの順に立ち上がりが緩やかになっている。波形Aは制御No. =3のとき(R3 )のもの、波形Bは制御No. =2(又は1)のとき(R2 又はR1 )のもの、波形Cは制御No. =0のとき(R0 )のものである。プリント基板の特性に対応した最適な制御No. を選択すればよい。
【0012】
【発明が解決しようとする課題】
しかしながら、かかる従来の半導体集積回路にあっては、第1及び第2のインバータゲート5、6の電源電圧を加減することによって、出力信号OUTの立ち上がりや立ち下がりの傾斜をコントロールし、スルーレートを調節する構成となっていたため、図5にも示すように、出力信号OUTの立ち上がりや立ち下がりの傾斜が緩やかになるほど、信号遅延が増えるという不都合があり、信号スキューを回避するために、半導体集積回路間の信号タイミングを微調整しなければならないという問題点があった。
【0013】
そこで、本発明は、スルーレート調節に伴うタイミング調整を不要にすることを目的とする。
【0014】
【課題を解決するための手段】
本発明は、上記目的を達成するために、インバータゲートの電源電圧を変更することにより、該インバータゲートを介して出力される信号の立ち上がりや立ち下がりの傾斜を調整するスルーレート調節手段を有する半導体集積回路において、前記インバータゲートを2段構成とするとともに、前段のインバータゲートと後段のインバータゲートの双方の電源電圧を同量、かつ、逆向きに変更し得る電源電圧変更手段を備えたことを特徴とする。
【0015】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
図1は本発明に係る半導体集積回路の一実施例を示す図である。なお、以下の説明において、従来例と共通する構成要素には同一の符号を付すとともに、その説明を省略する。
【0016】
第1の経路2には、従来例と同様の第1のインバータゲート5が設けられており、また、第2の経路3にも、従来例と同様の第2のインバータゲート6が設けられているが、本実施例では、さらに、第1のインバータゲート5の後段に第3のインバータゲート8を設けると共に、第2のインバータゲート6の後段に第4のインバータゲート9を設けている。すなわち、各経路毎に、同一構成の2段のインバータゲートを設けている。なお、本実施例でも、トランジスタの添え字の1番目は第1〜第4のインバータゲートの符号を表している。例えば、TN82 の添え字の1番目は「8」であるから、このTN81 は第3のインバータゲート8のCMOSインバータゲート部8aのNチャネルMOSトランジスタであることを示している。
【0017】
ここで、第1のインバータゲート5と第3のインバータゲート8に対する制御信号(TC1、TC2、TC1バー、TC2バー)の与え方は逆である。同様に、第2のインバータゲート6と第4のインバータゲート9に対する同制御信号の与え方も逆である。例えば、第1のインバータゲート5の高電位側の可変抵抗負荷部5bにはTC1バーとTC2バーが与えられ、低電位側の可変抵抗負荷部5cにはTC1とTC2が与えられているが、第3のインバータゲート8の高電位側の可変抵抗負荷部8bにはTC1とTC2が与えられ、低電位側の可変抵抗負荷部8cにはTC1バーとTC2バーが与えられている。このように逆論理の制御信号を与えることによって、前段のインバータゲートと後段のインバータゲートの双方の電源電圧を同量、かつ、逆向きに変更できるようになる。したがって、制御信号TC1、TC2、TC1バー、TC2バー、及び、第1〜第4のインバータゲート5、6、8、9の各可変抵抗負荷部5b、5c、6b、6c、8b、8c、9b、9cは、一体として発明の要旨に記載の電源電圧変更手段としての機能を有している。
【0018】
次に、作用を説明する。
前表1、2において、制御No. =0にすると、第1のインバータゲート5又は第2のインバータゲート6の出力に現れる信号の立ち上がりや立ち下がりの傾斜が最も緩やかになるとともに、その信号の遅延量が最大になり、また、制御No. =3にすると、第1のインバータゲート5又は第2のインバータゲート6の出力に現れる信号の立ち上がりや立ち下がりの傾斜が最も急になるとともに、その信号の遅延量が最小になるが、第3のインバータゲート8や第4のインバータゲート9の動作は全くこの逆になる。
【0019】
すなわち、制御No. =0のときには、第3のインバータゲート8又は第4のインバータゲート9の出力に現れる信号の立ち上がりや立ち下がりの傾斜が最も急になるとともに、その信号の遅延量が最小になり、また、制御No. =3にすると、第3のインバータゲート8又は第4のインバータゲート9の出力に現れる信号の立ち上がりや立ち下がりの傾斜が最も緩やかになるとともに、その信号の遅延量が最大になる。次表3は、制御No. と遅延量との関係をまとめたものである。
【0020】
表3からも理解されるように、第1及び第2のインバータゲート(5,6)と、第3及び第4のインバータゲート(8,9)との遅延量は、互いに補完しあう関係にある。したがって、本実施例の出力信号OUTは、図2に三つの波形A′、B′、C′で示すように、、制御No. =1(2)のときの波形B′を基準に、それよりも前に波形A′が位置し、それよりも後に波形C′が位置する結果、波形の傾斜を変えてスルーレートを調節した場合でも、遅延時間を一定にすることができ、タイミング調整を不要にすることができるのである。
【0021】
なお、上記実施例では、可変抵抗負荷部5b、5c、6b、6c、8b、8c、9b、9cのトランジスタのチャネルオン抵抗の大きさを等しいものとして説明したが、これに限るものではない。チャネルオン抵抗に適切な差を付けることにより、制御No. 分のスルーレート調整段数(No. が0〜3であれば4段)を得ることができる。
【0022】
【発明の効果】
本発明によれば、前後段のインバータゲートの遅延量が互いに補完しあう関係になり、したがって、スルーレートを調節した場合でも、遅延時間を一定にすることができ、タイミング調整を不要にすることができる。
【図面の簡単な説明】
【図1】一実施例の構成図である。
【図2】一実施例の信号波形図である。
【図3】従来例の構成図である。
【図4】制御信号の生成回路図である。
【図5】従来例の信号波形図である。
【符号の説明】
5:第1のインバータゲート(スルーレート調節手段)
6:第2のインバータゲート(スルーレート調節手段)
5a、6a、8a、9a:CMOSインバータゲート部(インバータゲート)
5b、5c、6b、6c、8b、8c、9b、9c:可変抵抗負荷部(電源電圧変更手段)
Claims (1)
- インバータゲートの電源電圧を変更することにより、該インバータゲートを介して出力される信号の立ち上がりや立ち下がりの傾斜を調整するスルーレート調節手段を有する半導体集積回路において、前記インバータゲートを2段構成とするとともに、前段のインバータゲートと後段のインバータゲートの双方の電源電圧を同量、かつ、逆向きに変更し得る電源電圧変更手段を備えたことを特徴とする半導体集積回路。
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