CN103281063A - Set/mos混合电路构成的选通逻辑电路 - Google Patents

Abstract

本发明涉及一种SET/MOS混合电路构成的选通逻辑电路，包括一PMOS管、一NMOS管和一单电子晶体管，所述PMOS管的源极连接电源V_dd，栅极连接一基准电压V_pg，漏极作为所述选通逻辑电路的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压V_ng，源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，背栅连接一背栅电压V_ctrl，所述单电子晶体管包括三个输入端，且C₁=2*C₂=2*C₃，其中，C₁、C₂和C₃分别为所述第一输入端、第二输入端和第三输入端的电容。本发明具有极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅。

Description

SET/MOS混合电路构成的选通逻辑电路

技术领域

本发明涉及微电子技术领域，特别是一种SET/MOS混合电路构成的选通逻辑电路。

背景技术

数模转换器（Digital to Analog Converter, DAC）是一种将数字量转换成模拟量的器件。常见的DAC主要分为电容型、电阻型以及电流型。在这三种结构中，电流型DAC以其高速度、低功耗和易实现等特点备受关注。电流型DAC的优点是当精度小于10位时具有较小的面积，速度不受放大器带宽和RC延迟的限制，可实现很高的速度。由于所有的电流都直接流向输出端，其能量使用效率很高，并且电路结构简单，较易实现，适用于高速领域。

但是，随着CMOS技术进入纳米领域，器件的特征尺寸接近物理极限时，利用传统的缩小器件尺寸来实现低功耗和减小面积的方法逐渐不适用。与此同时，大量的新型纳米电子器件日益兴起，如何利用新型纳米电子器件功耗低和集成度高的优点，与传统的CMOS电路相结合，进一步减少器件数目，降低功耗，提高集成度等问题成为了电流型DAC设计过程的关键。

电流型DAC中最常用的三种结构为二进制编码型DAC，温度计编码型DAC和分段编码型DAC。在DAC中，由于控制电流源的开关工作延时不同，导致输出出现瞬间波形变化，表现为毛刺（Glitch）。毛刺会降低电路的线性度，导致非线性失真，降低DAC的性能。较二进制编码型DAC而言，采用温度计编码型DAC可以大大降低毛刺。对于温度计编码型DAC，相邻温度计码的互相转化，在其电流源阵列只需通过一个电流源打开或者关断即可实现，引入的毛刺很小，同时也保证了DAC的单调性。因此，温度计编码型DAC与二进制编码DAC相比表现出更优越的性能，毛刺较低、线性度较高以及对器件的匹配性要求较低。本发明提出的SET/MOS混合电路构成选通逻辑电路主要应用于温度计编码型DAC中。

温度计编码型DAC的原理图如图1所示。温度计编码型DAC首先需要将二进制的输入码通过行译码器和列译码器转换为温度计码，然后控制电流源阵列的电流源单元选通，以电流的形式输出。电流源阵列的电流源单元如图2所示，主要由选通逻辑、电流源和MOS开关管构成。选通逻辑模块能够根据译码器输出的温度计码，产生控制信号，控制MOS管开关，以达到选通电流源的目的。该选通逻辑的逻辑功能如式（1）所示。

（1）。

第i个电流源单元的选通信号Y_i由行信号R_i+1、R_i和列信号S_i产生。传统的基于CMOS技术实现的选通逻辑原理图如图3所示，其主要由一个与门和或门构成，需要消耗12个晶体管（6个NMOS管，6个PMOS管）。由于每个电流源单元的选通信号不同，选通逻辑模块不能共用。因此，每个电流源单元都应有独自的选通逻辑模块。当DAC的精度较高时，所需的电流源阵列的规模很大，通常达到数百个电流源单元。此时，由选通逻辑模块消耗的晶体管数目急剧增加，占据了较大的芯片面积。若能降低单个选通逻辑模块的晶体管数目，则可以大大提高芯片的集成度。

发明内容

有鉴于此，本发明的目的是提供一种SET/MOS混合电路构成的选通逻辑电路。

本发明采用以下方案实现：一种SET/MOS混合电路构成的选通逻辑电路，包括一PMOS管、一NMOS管和一单电子晶体管，其特征在于：所述PMOS管的源极连接电源V_dd，所述PMOS管的栅极连接一基准电压V_pg，所述PMOS管的漏极作为所述选通逻辑电路的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压V_ng，所述NMOS管的源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，所述单电子晶体管的背栅连接一背栅电压V_ctrl，所述单电子晶体管包括三个输入端，且C₁=2*C₂=2*C₃，其中，C₁、C₂和C₃分别为所述第一输入端、第二输入端和第三输入端的电容。

在本发明一实施例中，所述第一输入端连接行信号R_i+1，所述第二输入端连接行信号R_i，所述第三输入端连接列信号S_i。

在本发明一实施例中，所述单电子晶体管的背栅电压V_ctrl=0.9V，背栅电容C_ctrl=0.105aF，隧穿结电容C_s和C_d都为0.1 aF，隧穿结电阻R_s和R_d都为150 KΩ。

在本发明一实施例中，所述C₁=2*C₂=2*C₃=0.0525aF。

在本发明一实施例中，所述PMOS管的宽长比为1/3，V_pg=0.4V，所述NMOS管的宽长比为1/3，V_ng=0.4V。

在本发明一实施例中，所述电源V_dd为0.80V。

本发明的选通逻辑电路进一步简化了电路，降低了晶体管数目并且提高了集成度，单电子晶体管(Single Electron Transistor, SET)在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势，是新一代纳米电子器件的典型代表。单电子晶体管能够与CMOS硅工艺相兼容，SET/MOS混合电路具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，有望在多值逻辑电路、模数/数模转换器电路、存储器电路等方面得到广泛的应用。

为使本发明的目的、技术方案及优点更加清楚明白，以下将通过具体实施例和相关附图，对本发明作进一步详细说明。

附图说明

图1为现有温度计编码型DAC的原理图。

图2为现有电流源单元原理图。

图3为现有选通逻辑模块电路图。

图4a为三输入SET/MOS混合电路原理图。

图4b为图4a对应的阈值逻辑单元示意图。

图5为本发明选通逻辑电路的阈值逻辑示意图。

图6a为本发明选通逻辑电路的阈值逻辑特性曲线。

图6b为本发明选通逻辑电路的瞬态输出特性曲线。

图7为本发明选通逻辑电路的主要仿真参数。

具体实施方式

本发明采用阈值逻辑来进行选通逻辑电路的设计。由于阈值逻辑的功能强于布尔逻辑，基于阈值逻辑的设计方法，可以简化电路结构、降低功耗、提高电路的集成度。阈值逻辑的主要原理是根据输入的权重计算出总输入值，将总输入值与阈值进行比较得出输出逻辑。若总输入值大于等于阈值，则输出为1，否则为0。阈值逻辑要满足的逻辑方程如式（2）所示，其中W_i为输入X_i对应的权重，n为输入的个数, θ为阈值。基于阈值逻辑的电路设计首先要确定电路的阈值逻辑表达式，关键是确定电路中各个输入的权重和电路的阈值。

（2）。

三输入的SET/MOS混合电路结构如图4a所示。该电路由1个PMOS管，1个NMOS管和1个SET串联而成。输入电压通过电容耦合到库仑岛上，输入的权重体现在其耦合电容上。电路中PMOS管作为恒流源为整个电路提供偏置电流。由于SET正常工作的电流都很小，一般为nA数量级，所以PMOS管应该工作在亚阈值区。NMOS管的栅极偏压V_ng是固定的，其值略大于NMOS管的阈值电压V_th, 使SET的漏极电压固定为V_ng-V_th。栅压V₁，V₂， V₃通过电容耦合到库仑岛上。通过设置合适的电路参数，SET/MOS混合电路能够实现阈值逻辑门的功能，其构成的阈值逻辑单元如图4b所示，其中x₁，x₂， x₃为输入端，w₁，w₂， w₃为输入权重，θ为阈值。式（1）的逻辑表达式转化为阈值逻辑表达式如式（3）所示。

（3）。

由式（3）可知，输入R_i+1、R_i、S_i对应的权重分别为2、1、1，阈值为1.5，其阈值逻辑单元如图5所示（结合图4a），本发明应用于温度计编码型DAC中电流源阵列的电流源单元，提供一种SET/MOS混合电路构成的选通逻辑电路，包括一PMOS管、一NMOS管和一单电子晶体管，所述PMOS管的源极连接电源V_dd，所述PMOS管的栅极连接一基准电压V_pg，所述PMOS管的漏极作为所述选通逻辑电路的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压V_ng，所述NMOS管的源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，所述单电子晶体管的背栅连接一背栅电压V_ctrl，所述单电子晶体管包括三个输入端，且C₁=2*C₂=2*C₃，其中，C₁、C₂和C₃分别为所述第一输入端、第二输入端和第三输入端的电容；所述第一输入端连接行信号R_i+1，所述第二输入端连接行信号R_i，所述第三输入端连接列信号S_i；所述单电子晶体管的背栅电压V_ctrl=0.9V，背栅电容C_ctrl=0.105aF，隧穿结电容C_s和C_d都为0.1 aF，隧穿结电阻R_s和R_d都为150 KΩ；所述C₁=2*C₂=2*C₃=0.0525aF；所述PMOS管的宽长比为1/3，V_pg=0.4V，所述NMOS管的宽长比为1/3，V_ng=0.4V；所述电源V_dd为0.80V。

本发明通过实现Y_i来说明SET/MOS混合结构实现阈值逻辑的设计方法。Y_i有三个输入端，需要三输入的SET/MOS混合电路设计实现。为了便于分析电路特性，可以将三输入端等效为单输入端。根据输入端通过电容耦合到库仑岛的电荷数相同的原则，有V₁C₁+V₂C₂+V₃C₃=V_inC_in，其中V₁、V₂、V₃分别为3个输入端R_i+1、R_i、S_i对应的输入电压，C₁、C₂、C₃分别为3个输入端耦合到库仑岛的电容，V_in和C_in分别为等效后的单端输入电压和耦合电容。因此V_in=(V₁C₁+V₂C₂+V₃C₃) /C_in。在SET/MOS混合结构中，输入端的权重是由输入端的耦合电容体现。由式（3）可知，R_i+1、R_i、S_i的权重分别为2、1、1。因此，输入电容应满足C₂= C₃= C₁/2= C_in/4，则V_in=(2V₁+V₂+V₃)/4，由此式可以实现将三个输入等效为一个输入V_in。因此，三输入SET/MOS混合电路的输入输出特性曲线就可以等效为单输入的V_in-V_out特性曲线。由式（3）可知，Y_i的阈值为1.5，则单端输入的V_in-V_out阈值特性曲线满足阈值为1.5。

本发明主要基于HSPICE对阈值逻辑型超前进位加法器进行功能的仿真验证。SET的模型是目前广泛使用、精度高的宏模型（Compact Macromodel）。该模型以子电路的形式定义在SPICE中。MOS管的模型使用目前公认的22 nm的预测技术模型(Predictive Technology Model)。电路中电源电压V_dd设置为0.80 V，PMOS管和NMOS管的宽长比(W/L)均设为1/3，主要的电路仿真参数如图7所示。仿真得到等效后的单端输入阈值逻辑特性曲线如图6a所示，输入电压V_in的偏置范围为0V到0.8V。Y_i的阈值1.5对应于输入电压应为0.3V（0.8V*1.5/4=0.3V）。由图6a可知，输出电压在0.3V附近发生跳变，满足阈值逻辑的要求。图6b为仿真得到的Y_i瞬态输出特性曲线。输入信号均为方波，输入信号的高低电平分别为0.8V和0V，从瞬态特性曲线可以看出，输出Y_i满足式（3）的要求，说明三输入的SET/MOS混合电路能够实现Y_i的逻辑功能。

该电路仅由1个阈值逻辑门构成，仅消耗1个PMOS管，1个NMOS管和1个SET。而传统的CMOS技术实现的选通逻辑电路，需要消耗6个NMOS管和6个PMOS管。本发明提出的选通逻辑电路使用的晶体管数目大大降低，对于高精度的DAC，本发明的优势更为显著，有利于降低DAC的功耗，提高芯片集成度。

上列较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1. 一种SET/MOS混合电路构成的选通逻辑电路，包括一PMOS管、一NMOS管和一单电子晶体管，其特征在于：所述PMOS管的源极连接电源V_dd，所述PMOS管的栅极连接一基准电压V_pg，所述PMOS管的漏极作为所述选通逻辑电路的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压V_ng，所述NMOS管的源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，所述单电子晶体管的背栅连接一背栅电压V_ctrl，所述单电子晶体管包括三个输入端，且C₁=2*C₂=2*C₃，其中，C₁、C₂和C₃分别为所述第一输入端、第二输入端和第三输入端的电容。

2. 根据权利要求1所述的SET/MOS混合电路构成的选通逻辑电路，其特征在于：所述第一输入端连接行信号R_i+1，所述第二输入端连接行信号R_i，所述第三输入端连接列信号S_i。

3. 根据权利要求1所述的SET/MOS混合电路构成的选通逻辑电路，其特征在于：所述单电子晶体管的背栅电压V_ctrl=0.9V，背栅电容C_ctrl=0.105aF，隧穿结电容C_s和C_d都为0.1 aF，隧穿结电阻R_s和R_d都为150 KΩ。

4. 根据权利要求1所述的SET/MOS混合电路构成的选通逻辑电路，其特征在于：所述C₁=2*C₂=2*C₃=0.0525aF。

5. 根据权利要求1所述的SET/MOS混合电路构成的选通逻辑电路，其特征在于：所述PMOS管的宽长比为1/3，V_pg=0.4V，所述NMOS管的宽长比为1/3，V_ng=0.4V。

6. 根据权利要求1所述的SET/MOS混合电路构成的选通逻辑电路，其特征在于：所述电源V_dd为0.80V。

Images