CN208401821U - 一种低工作电压的下行电平移位电路 - Google Patents
一种低工作电压的下行电平移位电路 Download PDFInfo
- Publication number
- CN208401821U CN208401821U CN201821214429.0U CN201821214429U CN208401821U CN 208401821 U CN208401821 U CN 208401821U CN 201821214429 U CN201821214429 U CN 201821214429U CN 208401821 U CN208401821 U CN 208401821U
- Authority
- CN
- China
- Prior art keywords
- nmos tube
- grid
- tube
- resistance
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn - After Issue
Links
- 238000006880 cross-coupling reaction Methods 0.000 claims abstract description 7
- 230000005611 electricity Effects 0.000 claims description 9
- 230000002829 reductive effect Effects 0.000 claims description 7
- 230000015556 catabolic process Effects 0.000 claims description 5
- 230000036961 partial effect Effects 0.000 claims description 5
- 230000008859 change Effects 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 2
- 230000000670 limiting effect Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- 230000008901 benefit Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000001172 regenerating effect Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Abstract
一种下行电平移位电路，包括高侧输入网络、共栅耐压结构和低侧锁存电路，高侧输入网络由两路并行的共源结构的PMOS器件组成，将输入信号传输到共栅耐压结构，共栅耐压电路包括一对共栅的PMOS管和一对共栅的NMOS管以及两个钳位二极管，低侧锁存电路包括两对用作线性电阻的NMOS管和一对交叉耦合的NMOS器件形成的锁存器结构，实现高侧电压差很小时将高侧信号传递到低压区。
Description
技术领域
本实用新型涉及半桥驱动领域技术的电平移位电路，尤其涉及将高压电平的信号变换为低压电平的信号的一种低工作电压的下行电平移位电路
背景技术
随着电子电力技术的飞速发展，特别是IGBT和MOSFET等高频自关断元器件应用的日益广泛，驱动电路的设计就显得十分重要，尤其是高压集成电路HVIC驱动。良好的驱动电路能够保证HVIC芯片的高性能运作，比如出色的系统可靠性和效率等。目前的消费与工业应用中，HVIC被广泛运用于多个领域，如变频电机驱动，开关电源以及电子镇流器等。
图1是传统的HVIC驱动电路的内部框图。传统的HVIC驱动电路一般包括高压区与低压区。高压区工作在较高的电平范围内，其高压区高侧高电平为VB，高侧低电平为VS；低压区工作在较低的电平范围内，其低侧高电平为VCC，低侧低电平为VSS。在传统的HVIC驱动电路中，一般还包含高侧保护电路。如图1所示，在虚线框标出的高压区中就包含着保护信号产生电路。保护信号产生电路的作用是通过传递保护信号，如死区保护信号、欠压信号、过压信号等，来改变电路的逻辑，控制电路的开关状态来保护所驱动的电路不受到损坏。保护信号产生电路所产生的保护信号需要控制低侧的开关状态，也就是需要将保护电路产生的保护信号传递到低侧的逻辑控制电路，如图1所示，保护信号需要将从高压区检测产生的较高电平的保护信号传递到低侧信号输出电路，以控制电路的开关状态，从而改变低侧输出LO信号。这个过程中两个模块之间具有不同的电平，传递的保护信号必须经过一个电平移位电路，才可以将高压区的保护信号传递给低压区。这种将较高电平的高压转换为低压的电平移位电路，一般统称为下行电平移位电路。
传统的下行电平移位电路主要是采用一个由NMOS管锁存器结构来实现电平的转换，如图2，利用NMOS管MN1和MN2栅源交叉耦合形成正反馈环路，加速输入信号的转换速率，降低锁存器的传输延时；PMOS管MP1和MP2为输入信号开关管，控制信号的传输。但是由于电路在垂直方向上没有做任何的高低侧电平耐压结构，如果高压区高侧高电平VB比较高，将会使较大的电压落在MOS管的两端，这将会导致MOS管源漏击穿等后果，因此传统下的下行电平移位电路无法满足高压系统应用。
现有技术中，有多种方案可以很好地解决上述电路耐压问题，目前一种常见的方法是在采用包含两级共栅耐压结构的一种垂直下行电平移位电路，其电路原理图如图3所示。该电路采用了高侧共源级开关传输结构，分别用PMOS管MP1和MP2形成两条共源开关的结构，将输入信号IN1与IN2传输到共栅极耐压结构中。共栅极耐压结构利用两级由NMOS管MN1、MN2和PMOS管MP1和MP2组成，晶体管Q1和Q2起到钳位的作用，连接在NMOS管MN1和MN2的栅源两端，防止NMOS管漏端电流过大。NMOS管MN3和MN4交叉耦合相连形成锁存器结构，栅端分别连接输出信号OUT2与输出信号OUT1。输出信号OUT1和OUT2经过类似RS触发器的双端转单端模块将输入的信号再传输到图1所示的低侧信号输出电路。NMOS管MN1和MN2与PMOS管MP3和MP4组成的两级共栅结构用于耐压高侧电平与低侧电平，因此需要晶体管Q1和Q2对其栅源之间进行钳位以防止漏电流过大使MOS管击穿。相应的，虽然这种结构解决了高低侧电平之间的耐压的问题，但是在高压区高侧高电平VB至高侧低电平VS之间的电压较低时，会使得NMOS管MN3、MN4的栅压较低，MN3和MN4不能够正常工作，导致了整个电路不能正常的工作。
发明内容
为解决上述现有技术存在的技术缺陷，本实用新型提供了一种低工作电压的下行电平移位电路，低工作电压体现在在下行电平移位电路的高压区高侧高电平VB的最小工作电压低。本实用新型通过NMOS管交叉耦合形成的正反馈环路锁存结构来实现电平的转换，并继承了这种锁存结构的输入信号转换速率快的特点。锁存结构电路在传统的NMOS管交叉耦合的结构基础上在栅漏之间加入了分压电阻，通过电流流经分压电阻获得电压的方式降低了高压区高侧高电平VB的最小工作电压。
为实现上述发明目的，本实用新型采用的技术方案是：一种低工作电压的下行电平移位电路，下行降压电平移位电路用于将高压区中的保护信号产生电路产生的包括死区保护信号、欠压信号、过压信号在内的较高电平的保护信号转换成低电平信号，传递给低压区中的低侧信号输出电路，包括依次连接的高侧输入网络、共栅耐压电路和低侧锁存电路，高侧输入网络输入较高电平的保护信号，经共栅耐压电路传递给低侧锁存电路，低侧锁存电路输出两路低电平信号经双端转单端电路输出给低压区中的低侧信号输出电路，以控制低侧信号输出电路的开关状态，从而改变低侧输出信号LO；
其特征在于：降低高压区高压区高侧高电平VB的最小工作电压，在高压区高侧高电平VB比较低的情况下，保证下行电平移位电路能够正常工作；
所述高侧输入网络包括PMOS管MP1、PMOS管MP2和反相器INV，PMOS管MP1的源极和PMOS管MP2的源极均连接高压区高压区高侧高电平VB，反相器INV的输入信号IN为保护信号产生电路产生的保护信号，PMOS管MP1的栅极连接反相器INV的输入端即输入信号IN，反相器INV的输出端连接PMOS管MP2的栅极，PMOS管MP1的源极和PMOS管MP2的源极分别为高侧输入网络两条支路的输出端连接至共栅耐压电路；
所述共栅耐压电路包括PMOS管MP3和PMOS管MP4，NMOS管MN1和NMOS管MN2以及二极管D1和二极管D2；PMOS管MP3的源极连接高侧输入网络中PMOS管MP1的漏极，PMOS管MP4的源极连接高侧输入网络中PMOS管MP2的漏极，PMOS管MP3的栅极与PMOS管MP4的栅极互连并连接高压区高侧低电平VS，PMOS管MP3的漏极连接NMOS管MN1的漏极，PMOS管MP4的漏极连接NMOS管MN2的漏极，NMOS管MN1的栅极与NMOS管MN2的栅极互连并连接低压区低侧高电平VCC，NMOS管MN1的源极连接二极管D1的正极，NMOS管MN2的源极连接二极管D2的正极，二极管D1的负极与二极管D2的负极互连并连接NMOS管MN1的栅极与NMOS管MN2的栅极的互连端即低压区低侧高电平VCC，NMOS管MN1的源极和NMOS管MN2的源极分别为共栅耐压电路两条支路的输出端连接至共栅耐压电路；
所述低侧锁存电路包括NMOS管MN3和NMOS管MN4，电阻R1和电阻R2，电阻R1的一端连接共栅耐压电路中NMOS管MN1的源极和NMOS管MN4的栅极，电阻R2的一端连接共栅耐压电路中NMOS管MN2的源极和NMOS管MN3的栅极，电阻R1的另一端连接NMOS管MN3的漏极并作为低侧锁存电路的一条支路的输出端，输出低电平信号OUT2，电阻R2的另一端连接NMOS管MN4的漏极并作为低侧锁存电路的另一条支路的输出端，输出低电平信号OUT1，NMOS管MN3的源极和NMOS管MN4的源极均连接低压区低侧低电平VSS，低电平信号OUT1和OUT2经双端转单端电路输出给低压区中的低侧信号输出电路。
所述低侧锁存电路也可以包括npn型三极管QVN1和QVN2，电阻R1、R2、R3和R4；电阻R1的一端连接电阻R3的一端并连接共栅耐压电路中NMOS管MN1的源极，电阻R2的一端连接电阻R4的一端并连接共栅耐压电路中NMOS管MN2的源极，电阻R3的另一端连接三极管QVN2的基极，电阻R4的另一端连接三极管QVN1的基极，电阻R1的另一端连接三极管QVN1的集电极并作为低侧锁存电路的一条支路的输出端，输出低电平信号OUT2，电阻R2的另一端连接三极管QVN2的集电极并作为低侧锁存电路的另一条支路的输出端，输出低电平信号OUT1，三极管QVN1的发射极和三极管QVN2的发射极均连接低压区低侧低电平VSS。
所述低侧锁存电路还可以包括NMOS管MN3、NMOS管MN4、NMOS管MN5、NMOS管MN6、NMOS管MN7和NMOS管MN8。NMOS管MN5的漏极连接共栅耐压电路中NMOS管MN1的源极以及NMOS管MN5的栅极、NMOS管MN7的栅极和NMOS管MN4的栅极，NMOS管MN6的漏极连接共栅耐压电路中NMOS管MN2的源极以及NMOS管MN6的栅极、NMOS管MN8的栅极和NMOS管MN3的栅极，NMOS管MN5的源极连接NMOS管MN7的漏极，NMOS管MN7的源极连接NMOS管MN3的漏极并作为低侧锁存电路的一条支路的输出端，输出低电平信号OUT2，NMOS管MN6的源极连接NMOS管MN8的漏极，NMOS管MN8的源极连接NMOS管MN4的漏极并作为低侧锁存电路的另一条支路的输出端，输出低电平信号OUT1，NMOS管MN3的源极和NMOS管MN4的源极均连接低压区低侧低电平VSS。
所述高侧输入网络中的PMOS管MP1和PMOS管MP2采用共源结构，由于PMOS管MP1的栅极与PMOS管MP2的栅极之间设有反相器INV，因此不论输入信号IN为高电平还是低电平，PMOS管MP1和PMOS管MP2中只会导通其中一个，当输入信号IN为低电平时PMOS管MP1导通，PMOS管MP2关断，当输入信号IN为高电平时PMOS管MP2导通，PMOS管MP1关断。
所述共栅耐压电路用于实现高低压区域之间的电平隔离，保护低侧锁存电路不被击穿，采用分别由PMOS管MP3和PMOS管MP4以及NMOS管MN1和NMOS管MN2构成的两级垂直共栅结构，二极管D1和二极管D2为钳位二极管，用于限制NMOS管MN1和NMOS管MN2的漏极电流，防止NMOS管MN1和MN2损坏。
所述低侧锁存电路中的NMOS管MN3和MN4交叉耦合构成锁存结构，NMOS管工作在饱和区，通过两个电阻R1和R2的分压，降低高压区高压区高侧高电平VB的最小工作电压。
所述低侧锁存电路中的npn型三极管工作在饱和状态。
所述低侧锁存电路中的NMOS管MN5和MN7共同构成一个线性电阻，NMOS管MN6和MN8共同构成另一个线性电阻，分别向交叉耦合的锁存结构NMOS管MN4和MN3的栅极提供栅压，降低高压区高压区高侧高电平VB的最小工作电压，NMOS管MN5和MN7的阈值电压相同，NMOS管MN6和MN8的阈值电压相同。
与现有技术相比，本实用新型的优点及有益效果：
(1)本实用新型利用MOS管MN5、MN6、MN7和MN8作线性电阻，具有直接采用简单电阻所不具备的优点。利用NMOS管MN7和MN8的线性电阻特性为锁存结构提供栅压，当温度上升时NMOS管MN7和MN8的等效电阻均增大，从而提高了锁存结构的栅压，保证了锁存结构正常的开启，能够使下行电平移位电路具有更好的温度特性。
(2)本实用新型通过在耦合锁存结构中NMOS管MN3和MN4栅极与漏极之间串入分压电阻，利用电阻串联的方式增加了锁存结构的等效负载电阻，电流流经更大的电阻将形成更大的电压，从而保证了输出电压不会太低，锁存结构中的NMOS管MN3和MN4栅极电平足够导通；当工作电压，即高压区高侧高电平VB较低时，也能够保证锁存结构中NMOS管MN3和MN4正常的导通。即降低了下行电平移位电路工作的高侧工作电平VB。
(3)本实用新型通过引入NMOS线性电阻MN5、MN6、MN7和MN8的方式，拓宽了工作电压范围，当工作电压较低时本发明依然能够使电路正常工作，具有更广泛的应用范围。
(4)本实用新型的下行电平移位电路应用于HVIC内高侧电平向低侧电平的信号转换过程，更大的工作电压范围能够保证各类保护信号更完整的传递，从而更好地保护到HVIC电路，提高了保护模块的保护效率。
附图说明
图1是传统HVIC驱动芯片的内部框图；
图2是传统的下行电平移位电路的电路图；
图3是现有技术下带共栅耐压结构的下行电平移位电路的电路图；
图4是本实用新型提出的低工作电压的下行电平移位电路的电路图；
图5是本实用新型所提出电路中锁存结构采用双极型晶体管的方案；
图6是本实用新型所提出电路中分压电阻采用NMOS管作线性电阻的方案；
图7是现有技术下行电平移位电路的输入输出波形图；
图8是本实用新型所提出电路的输入输出波形图。
具体实施方式
以下结合附图对本实用新型的原理和特征进行描述，所举的实例只用于解释本实用新型，并非用于限定本实用新型的范围。
如图4，是本实用新型降低最小工作电压的下行电平移位电路的电路图，包括三个部分，即高侧输入网络、共栅耐压电路和低侧锁存电路。
高侧输入网络工作电平在VB和VS之间，高压区高侧高电平VB相当于高侧“电源”，高侧低电平VS相当于高侧“地”。高侧输入网络用于将输入信号IN传递到下一级电路，采用双输入双输出的PMOS共源电路，两路PMOS共源结构由PMOS管MP1、PMOS管MP2和一级反相器INV组成，PMOS管MP1和MP2的源极均连接高压区高侧高电平VB，反相器INV的输入端连接到输入信号电平IN，PMOS管MP2的栅极连接反相器INV的输出端，PMOS管MP1的栅极直接连接到输入信号电平IN，PMOS管MP1的漏端为高侧输入网络的输出支路之一，PMOS管MP2的漏端为高侧输入网络的另一条输出支路，PMOS管MP1和MP2分别在输入电平信号的上升沿和下降沿导通各自的支路，将高电平信号输出到下一级的共栅耐压电路的PMOS管MP3和MP4的源极。当输入信号IN为高电平时，PMOS管MP1关断，而MP2导通；当输入信号IN为低电平时，PMOS管MP1导通，而MP2关断。高侧输入网络起到根据输入信号电平IN控制不同支路开关的作用。
共栅耐压电路用于将高侧电平与低侧电平隔离开，保护低侧锁存电路不被击穿，并将来自高侧输入网络的信号传递到低侧锁存电路。由一对PMOS共栅结构和一对NMOS两级共栅结构组成，PMOS管MP3和MP4为PMOS共栅结构，其栅极均连接高侧电路低电平VS，其中PMOS管MP3的源极为共栅耐压结构的输入之一，连接到高侧输入网络中PMOS管MP1的输出端即漏极，PMOS管MP4的源极为共栅耐压结构的另一支输入，连接到高侧输入网络中PMOS管MP2的输出端即漏极。NMOS管MN1和MN2为NMOS共栅结构，其栅极均连接低侧高电平VCC，其中NMOS管MN1的源极为共栅耐压结构的输出之一，连接到低侧锁存电路的一端，NMOS管MN2的源极为共栅耐压结构的另一支输出，连接到低侧锁存电路的另一端。其中NMOS管MN1漏极和PMOS管MP3的漏极相连，NMOS管MN2漏极和PMOS管MP4的漏极相连。除此之外，共栅耐压电路中还包括两个钳位二极管，分别连接在NMOS管MN1和MN2的栅源两端。其中二极管D1的正极连接NMOS管MN1的源极，负极连接NMOS管MN1的栅极；二极管D2的正极连接NMOS管MN2的源极，负极连接NMOS管MN2的栅极。通过一对钳位二极管D1和D2的钳位作用，限制了NMOS管MN1和MN2的漏端电流，保护其不被过大的漏电流击穿。
在高侧输入网络与共栅耐压电路中需要注意的是，不论输入信号IN为高电平还是低电平，PMOS管MP1和MP2中只会导通一个，另一个因输入信号反相的关系而关断。如果IN输入高电平(设电压大小为Vin)，则此时PMOS管MP1开启，MP2关断。为保证PMOS管MP2关断，必须有|Vgsp2|<|Vtp2|，即VB-Vin<|Vtp2|，其中Vgsp2为PMOS管MP2的栅源电压，Vtp2为PMOS管MP2的阈值电压。设PMOS管MP1的漏极电压为Vdp1，则为了使PMOS管MP3长通需要满足Vdp1-VS>|Vtp3|，其中Vtp3为PMOS管MP3的阈值电压。一般情况下，PMOS管MP1的漏极电压Vdp1满足Vdp1＝VB-|Vdsp1|，其中Vdsp1为PMOS管MP1的源漏电压，由于Vdsp1的电压很低趋近于0，因此为了PMOS管MP3长通只需要做到VB-VS>|Vtp3|。同理可得，如果IN输入低电平，为了使PMOS管MP1关断必须有VB-Vin<|Vtp1|，其中Vtp1为PMOS管MP1的阈值电压，为了使PMOS管MP4长通只需要做到VB-VS>|Vtp4|，其中Vtp4为PMOS管MP4的阈值电压。
低侧锁存电路中NMOS管MN3和MN4交叉耦合形成了锁存结构，其中NMOS管MN3的栅极连接到NMOS管MN2的源极，NMOS管MN3的漏极作为低侧锁存电路的一个输出节点，NMOS管MN4的栅极连接到NMOS管MN1的源极，NMOS管MN4的漏极作为低侧锁存电路的另一个输出节点。NMOS管MN3和MN4的源极连接到低侧低电平VSS。由于PMOS管MP1的栅极直接连接到输入信号IN，PMOS管MP2的栅极通过一个反相器INV连接到输入信号IN，当输入信号IN为高电平时PMOS管MP1导通MP2关断，当输入信号IN为低电平时PMOS管MP2导通MP1关断，因此MP1-MP3-MN1支路和MP2-MP4-MN2支路在时序信号输入下只会有一路导通，另一路关断。假设输入信号IN为高电平，通过MP1-MP3-MN1支路输入信号将NMOS管MN1的源端电压提高到高电平；因为NMOS管MN1的源极连接着NMOS管MN4的栅极，所以NMOS管MN4的栅极电平为高电平，NMOS管MN4导通。NMOS管MN4的漏端输出一个低电平信号，即输出信号OUT1为低电平。MOS管MN3关断，耐压了漏端通过分压电阻R1连接到NMOS管MN1源端的高电平与NMOS管MN3的源端连接的低电平VSS。反之同理，当输入信号IN为低电平时，NMOS管MN3导通，MN4关断。
图4中，电阻R1和R2是分压电阻，分别连接在NMOS管MN3的漏极与MN4的栅极之间，和NMOS管MN4的漏极与MN3的栅极之间。分压电阻的作用体现在当大小为Id的电流流过电阻时，分压电阻R1两端的电压大小为VR1＝IdR1，分压电阻R2两端的电压大小为VR2＝IdR2。此举是为了降低高侧最小工作电平，即最小的高压区高侧高电平VB。之所以能够达到目的其原因如下：
现假设NMOS管MN3和MN4是直接耦合相连，即如图3中的结构，NMOS管MN3的栅极直接连接到NMOS管MN4的漏极，NMOS管MN4的栅极直接连接到NMOS管MN3的漏极。设输入信号IN为高电平，即MP1-MP3-MN1的支路导通，将高电平传输到NMOS管MN3的漏端，设NMOS管MN3的漏端电压为Vdn3，NMOS管MN4的栅极电压为Vgn4，则有
Vgn4＝Vdn3＝VB-|Vdsp1|-|Vdsp3|-Vdsn1 公式1
其中，Vdsp1为PMOS管MP1的源漏端压差，Vdsp3为PMOS管MP3的源漏端压差，Vdsn1为NMOS管MN1的源漏端压差。如果高压区高侧高电平VB电压比较低，就会导致Vgn4电平较低。如果Vgn3-VSS<Vtn4，那么NMOS管MN4就不能导通，电路就无法工作，其中Vtn4为NMOS管MN4的阈值电压。同理，如果输入信号IN为低电平，如果Vgn3-VSS<Vtn3，那么NMOS管MN3也不能导通，电路也将不能工作，原因一样是因为高压区高侧高电平VB电压比较低。
图4在引入了分压电阻R1和R2之后，下行电平移位电路的情况发生了变化。现同样设输入信号IN为高电平，即MP1-MP3-MN1的支路导通，将高电平传输到NMOS管MN1的源端，通过电阻R1连接到NMOS管MN3的漏端而并非是直接与NMOS管MN3的漏端相连，假设支路电流大小为Id，则此时NMOS管MN4的栅端电压Vgn4’大小为Vgn4’＝Vdn3+IdR1，即
Vgn4′＝VB-|Vdsp1|-|Vdsp3|-Vdsn1+IdR1 公式2
将公式2与公式1进行比较不难发现，在引入一个分压电阻R1之后，NMOS管MN4的栅极电压Vgn4’＝Vgn4+IdR1，即比原先高出大小为IdR1的电压，NMOS管MN4将更容易导通。同理，如果输入信号IN为低电平，那么NMOS管MN3的栅极电压也将比原先高出IdR2大小的电平。如果此时高压区高侧高电平VB电压降低，在采取了电阻分压结构的下行电平移位电路中，交叉耦合作为锁存结构的NMOS管MN3和MN4能够导通，而没有采取电阻分压的结构则不能，即整个电平移位电路无法工作。因此通过引入了分压电阻R1和R2的方式，降低了高压区高侧高电平VB的最小工作电平。在更小的工作电平之下工作不仅降低了高侧电路的功耗，而且更容易匹配外接的电路，本实用新型适用面也因此更为广泛。
如图5，与图4不同的是，采用了不同的低侧锁存电路的锁存结构，保留了图4中锁存结构的电阻R1和R2，采用功能相近的npn型双极型晶体管取代NMOS管并增加了电阻R3和R4。图4采用NMOS管MN3和MN4实现锁存结构是利用了MOS管的饱和区特性，即当NMOS管的栅极电压高于阈值时NMOS管导通，相当于当栅极电平高时源漏极相通，将漏极电平拉低至低电平。同理，图5采用的npn型晶体管工作在饱和状态，当发射结电平Vbe大于Vbe(on)时晶体管导通，Vce＝Vce(sat)，近似相当于当基极电平高时发射极与集电极电平为同一水平，将集电极电平拉低至低电平，由此可见npn型晶体管的工作特性与NMOS管相类似。但是由于npn型晶体管其发射结具有钳位的作用，当输出级接在晶体管的基极时输出电平将被钳位在Vbe(on)以下。通常Vbe(on)大小只有0.7V左右，而输出节点的电平将比这个电平更低。这种大小的输出电平是不足够驱动下一级的电路的，因此为了保证输出电平的大小，在QVN1的基极和NMOS管MN2的源极之间连接一个电阻R4，在QVN2的基极和NMOS管MN1的源极之间连接一个电阻R3。虽然微弱但是双极型晶体管的基极能够流过电流，因此提高晶体管的基极电阻能够提高整体电路的输出电平。通过这种方式使得采用npn型晶体管构成锁存结构可行。
如图6，与图4不同的是，采用了又一种不同的低侧锁存电路的锁存结构，保留了图4中锁存结构的NMOS管MN3和MN4，增加了NMOS管MN5、MN6、MN7和MN8，利用NMOS管的线性电阻特性代替电阻R1和R2，NMOS管MN5、MN6、MN7和MN8连接到锁存结构的NMOS管MN3和MN4所构成锁存结构的栅漏极之间，MN5和MN7，MN6和MN8均为阈值电压相同的NMOS管。其中NMOS管MN3的栅极连接作为共栅耐压电路的输出端的NMOS管MN2的源极，NMOS管MN4的栅极连接作为共栅耐压电路的输出端的NMOS管MN1的源极。NMOS管MN3和MN4的源极均连接低侧低电平VSS。NMOS管MN5的栅极与漏极连接MN7的栅极，并与NMOS管MN4的栅极相连，NMOS管MN6的栅极与漏极连接MN8的栅极，并与NMOS管MN3的栅极相连。NMOS管MN5的源极连接MN7的漏极，NMOS管MN6的源极连接MN8的漏极。NMOS管MN7的源极连接MN3的漏极，NMOS管MN8的源极连接MN4的漏极。NMOS管MN5和MN7共同工作作为一个线性电阻模块，NMOS管MN6和MN8共同工作作为另一个线性电阻模块。通过电流流经线性电阻的方式为耦合NMOS的栅极提供栅压，从而达到降低工作电压的目的。
下面讨论采用图6这种结构取代分压电阻的可行性。
以NMOS管MN5和MN7为例。由于NMOS管MN5的栅极与漏极相连，即VD5＝VG5，即VDG5＝0，因此NMOS管MN5只可能工作在饱和放大状态下(假设MN5此时导通)，因此VGS5>Vth。而因为NMOS管MN5的源极与MN7的漏极相连，有VS5＝VD7，且MN5的栅极与MN7的栅极相连，有VG5＝VG7，因此|VDG7|＝VGS5>Vth，即MN7只能工作在线性电阻区。此时NMOS管MN5的导通电阻相比下较小可忽略不计，NMOS管MN7的导通电阻RON7可视作一个线性电阻，其阻值为
公式3中μn为NMOS管的电子迁移率，COX为栅氧层单位面积电容，为NMOS管MN7的宽长比。NMOS管MN5与MN7的串联结构整体电阻大小即为RON7，可视为一个线性电阻，因此用来代替分压电阻R1具有可行性。同理NMOS管MN6和MN8的串联电阻也可以视作一个线性电阻代替分压电阻R2。运用工作在线性电阻区的NMOS管代图4中的分压电阻具有可行性。
图6利用MOS管作线性电阻具有直接采用简单电阻所不具备的优点。工作在线性区的NMOS管，通过的电流随着温度的上升而降低，其等效电阻相当于增加。如果采用简单电阻提供NMOS管MN3和MN4更高的栅压，当温度上升时，将会出现因电流减小而导致栅压降低的情况，进而导致NMOS管MN3和MN4不能保证正常的开启，从而直接影响到电路的功能。利用NMOS管的线性电阻特性提供NMOS管MN3和MN4的栅压，当温度上升时NMOS管MN7和MN8的等效电阻均增大，从而提高了NMOS管MN3和MN4的栅压，保证了电路正常的工作。由此可知这里采用NMOS管作为线性电阻能够使下行电平移位电路具有更好的温度特性。
图7为现有技术图3下行电平移位电路的输入输出信号波形图。当VB-VS大小比较可观时，利用现有的下行电平移位电路也能够实现电平移位的功能。但是当VB-VS的大小下降时，现有技术中的下行电平移位电路不能够正常的实现功能，OUT1和OUT2输出信号的振幅始终无法越过一个阈值Vth(如图中虚线所示)，这个阈值就是后级反相器的阈值电平。因为输出节点的电平不能够越过阈值电平Vth，不足以使得下管MN3和MN4导通，从而电路功能出现了故障。当VB-VS大小恢复后，电路功能也恢复正常。
在采用了本实用新型提出的低工作电压的下行电平移位电路结构之后，其输入输出电平波形图如图8所示。当VB-VS较大时电路和现有技术结构能实现相同的功能，但是当VB-VS同样降低到较低压差时，本实用新型的电路结构其功能依旧正常，且当VB-VS大小恢复后电路功能也能够保持正常。因此本实用新型提出的下行电平移位电路具有在低工作电压下能够正常工作的特点。
以上所述仅为本实用新型的优选实例而已，并不限于本实用新型，对于本领域的技术人员来说，本实用新型可有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (8)
1.一种低工作电压的下行电平移位电路，下行降压电平移位电路用于将高压区中的保护信号产生电路产生的包括死区保护信号、欠压信号、过压信号在内的较高电平的保护信号转换成低电平信号，传递给低压区中的低侧信号输出电路，包括依次连接的高侧输入网络、共栅耐压电路和低侧锁存电路，高侧输入网络输入较高电平的保护信号，经共栅耐压电路传递给低侧锁存电路，低侧锁存电路输出两路低电平信号经双端转单端电路输出给低压区中的低侧信号输出电路，以控制低侧信号输出电路的开关状态，从而改变低侧输出信号LO；
其特征在于：降低高压区高压区高侧高电平VB的最小工作电压，在高压区高侧高电平VB比较低的情况下，保证下行电平移位电路能够正常工作；
所述高侧输入网络包括PMOS管MP1、PMOS管MP2和反相器INV，PMOS管MP1的源极和PMOS管MP2的源极均连接高压区高压区高侧高电平VB，反相器INV的输入信号IN为保护信号产生电路产生的保护信号，PMOS管MP1的栅极连接反相器INV的输入端即输入信号IN，反相器INV的输出端连接PMOS管MP2的栅极，PMOS管MP1的源极和PMOS管MP2的源极分别为高侧输入网络两条支路的输出端连接至共栅耐压电路；
所述共栅耐压电路包括PMOS管MP3和PMOS管MP4，NMOS管MN1和NMOS管MN2以及二极管D1和二极管D2；PMOS管MP3的源极连接高侧输入网络中PMOS管MP1的漏极，PMOS管MP4的源极连接高侧输入网络中PMOS管MP2的漏极，PMOS管MP3的栅极与PMOS管MP4的栅极互连并连接高压区高侧低电平VS，PMOS管MP3的漏极连接NMOS管MN1的漏极，PMOS管MP4的漏极连接NMOS管MN2的漏极，NMOS管MN1的栅极与NMOS管MN2的栅极互连并连接低压区低侧高电平VCC，NMOS管MN1的源极连接二极管D1的正极，NMOS管MN2的源极连接二极管D2的正极，二极管D1的负极与二极管D2的负极互连并连接NMOS管MN1的栅极与NMOS管MN2的栅极的互连端即低压区低侧高电平VCC，NMOS管MN1的源极和NMOS管MN2的源极分别为共栅耐压电路两条支路的输出端连接至共栅耐压电路；
所述低侧锁存电路包括NMOS管MN3和NMOS管MN4，电阻R1和电阻R2，电阻R1的一端连接共栅耐压电路中NMOS管MN1的源极和NMOS管MN4的栅极，电阻R2的一端连接共栅耐压电路中NMOS管MN2的源极和NMOS管MN3的栅极，电阻R1的另一端连接NMOS管MN3的漏极并作为低侧锁存电路的一条支路的输出端，输出低电平信号OUT2，电阻R2的另一端连接NMOS管MN4的漏极并作为低侧锁存电路的另一条支路的输出端，输出低电平信号OUT1，NMOS管MN3的源极和NMOS管MN4的源极均连接低压区低侧低电平VSS，低电平信号OUT1和OUT2经双端转单端电路输出给低压区中的低侧信号输出电路。
2.根据权利要求1所述的低工作电压的下行电平移位电路，其特征在于：所述低侧锁存电路包括npn型三极管QVN1和QVN2，电阻R1、R2、R3和R4；电阻R1的一端连接电阻R3的一端并连接共栅耐压电路中NMOS管MN1的源极，电阻R2的一端连接电阻R4的一端并连接共栅耐压电路中NMOS管MN2的源极，电阻R3的另一端连接三极管QVN2的基极，电阻R4的另一端连接三极管QVN1的基极，电阻R1的另一端连接三极管QVN1的集电极并作为低侧锁存电路的一条支路的输出端，输出低电平信号OUT2，电阻R2的另一端连接三极管QVN2的集电极并作为低侧锁存电路的另一条支路的输出端，输出低电平信号OUT1，三极管QVN1的发射极和三极管QVN2的发射极均连接低压区低侧低电平VSS。
3.根据权利要求1所述的低工作电压的下行电平移位电路，其特征在于：所述低侧锁存电路包括NMOS管MN3、NMOS管MN4、NMOS管MN5、NMOS管MN6、NMOS管MN7和NMOS管MN8；NMOS管MN5的漏极连接共栅耐压电路中NMOS管MN1的源极以及NMOS管MN5的栅极、NMOS管MN7的栅极和NMOS管MN4的栅极，NMOS管MN6的漏极连接共栅耐压电路中NMOS管MN2的源极以及NMOS管MN6的栅极、NMOS管MN8的栅极和NMOS管MN3的栅极，NMOS管MN5的源极连接NMOS管MN7的漏极，NMOS管MN7的源极连接NMOS管MN3的漏极并作为低侧锁存电路的一条支路的输出端，输出低电平信号OUT2，NMOS管MN6的源极连接NMOS管MN8的漏极，NMOS管MN8的源极连接NMOS管MN4的漏极并作为低侧锁存电路的另一条支路的输出端，输出低电平信号OUT1，NMOS管MN3的源极和NMOS管MN4的源极均连接低压区低侧低电平VSS。
4.根据权利要求1或2或3所述的低工作电压的下行电平移位电路，其特征在于：所述高侧输入网络中的PMOS管MP1和PMOS管MP2采用共源结构，由于PMOS管MP1的栅极与PMOS管MP2的栅极之间设有反相器INV，因此不论输入信号IN为高电平还是低电平，PMOS管MP1和PMOS管MP2中只会导通其中一个，当输入信号IN为低电平时PMOS管MP1导通，PMOS管MP2关断，当输入信号IN为高电平时PMOS管MP2导通，PMOS管MP1关断。
5.根据权利要求1或2或3所述的低工作电压的下行电平移位电路，其特征在于：所述共栅耐压电路用于实现高低压区域之间的电平隔离，保护低侧锁存电路不被击穿，采用分别由PMOS管MP3和PMOS管MP4以及NMOS管MN1和NMOS管MN2构成的两级垂直共栅结构，二极管D1和二极管D2为钳位二极管，用于限制NMOS管MN1和NMOS管MN2的漏极电流，防止NMOS管MN1和MN2损坏。
6.根据权利要求1所述的低工作电压的下行电平移位电路，其特征在于：所述低侧锁存电路中的NMOS管MN3和MN4交叉耦合构成锁存结构，NMOS管工作在饱和区，通过两个电阻R1和R2的分压，降低高压区高压区高侧高电平VB的最小工作电压。
7.根据权利要求2所述的低工作电压的下行电平移位电路，其特征在于：所述低侧锁存电路中的npn型三极管工作在饱和状态。
8.根据权利要求3所述的低工作电压的下行电平移位电路，其特征在于：所述低侧锁存电路中的NMOS管MN5和MN7共同构成一个线性电阻，NMOS管MN6和MN8共同构成另一个线性电阻，分别向交叉耦合的锁存结构NMOS管MN4和MN3的栅极提供栅压，降低高压区高压区高侧高电平VB的最小工作电压，NMOS管MN5和MN7的阈值电压相同，NMOS管MN6和MN8的阈值电压相同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821214429.0U CN208401821U (zh) | 2018-07-27 | 2018-07-27 | 一种低工作电压的下行电平移位电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821214429.0U CN208401821U (zh) | 2018-07-27 | 2018-07-27 | 一种低工作电压的下行电平移位电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN208401821U true CN208401821U (zh) | 2019-01-18 |
Family
ID=65128965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201821214429.0U Withdrawn - After Issue CN208401821U (zh) | 2018-07-27 | 2018-07-27 | 一种低工作电压的下行电平移位电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN208401821U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108616269A (zh) * | 2018-07-27 | 2018-10-02 | 无锡安趋电子有限公司 | 一种低工作电压的下行电平移位电路 |
| CN112436834A (zh) * | 2020-11-27 | 2021-03-02 | 广州鸿博微电子技术有限公司 | 信号电平转换电路及其实现方法 |
-
2018
- 2018-07-27 CN CN201821214429.0U patent/CN208401821U/zh not_active Withdrawn - After Issue
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108616269A (zh) * | 2018-07-27 | 2018-10-02 | 无锡安趋电子有限公司 | 一种低工作电压的下行电平移位电路 |
| CN108616269B (zh) * | 2018-07-27 | 2023-12-29 | 无锡安趋电子有限公司 | 一种低工作电压的下行电平移位电路 |
| CN112436834A (zh) * | 2020-11-27 | 2021-03-02 | 广州鸿博微电子技术有限公司 | 信号电平转换电路及其实现方法 |
| CN112436834B (zh) * | 2020-11-27 | 2021-11-09 | 广州鸿博微电子技术有限公司 | 信号电平转换电路及其实现方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108616269A (zh) | 一种低工作电压的下行电平移位电路 | |
| CN103178694B (zh) | 绝缘栅双极晶体管门极驱动推挽电路 | |
| CN201533295U (zh) | 一种igbt驱动保护电路 | |
| USRE41770E1 (en) | Cascoded rectifier | |
| CN208739041U (zh) | 一种氮化镓芯片的三相全桥电路及智能功率模块 | |
| CN103219979B (zh) | 射频切换器及其辅助电压产生单元和产生辅助电压的方法 | |
| CN208401821U (zh) | 一种低工作电压的下行电平移位电路 | |
| CN108306534B (zh) | 一种模块化多电平变换器及其子模块拓扑结构 | |
| CN206727977U (zh) | Igbt驱动控制电路 | |
| CN109327218A (zh) | 一种电平移位电路和集成电路芯片 | |
| CN110022078A (zh) | 电力变换装置 | |
| CN102377326A (zh) | 基于igbt桥式开关拓扑的驱动电路及其保护模块 | |
| CN105322932A (zh) | 充电泵、电位转换电路及开关电路 | |
| CN108390581A (zh) | 一种用于逆变器或整流器的电桥电路 | |
| CN110601690A (zh) | 一种低工作电压的快速下行电平移位电路 | |
| CN203180759U (zh) | 绝缘栅双极晶体管门极驱动推挽电路 | |
| CN101840908B (zh) | 零漏电流的输入上拉电路 | |
| CN100561871C (zh) | 电平转换电路 | |
| CN101222218A (zh) | 压差可控开关 | |
| CN109921779B (zh) | 一种半桥电路直通保护电路 | |
| CN202652172U (zh) | 模拟开关电路结构 | |
| CN103187955A (zh) | 共栅共源驱动电路 | |
| CN219372413U (zh) | 一种电平转换电路 | |
| CN108809296A (zh) | 高压电平移位电路及驱动装置 | |
| CN107835011A (zh) | 一种高可靠性三态输出电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| AV01 | Patent right actively abandoned |
Granted publication date: 20190118 Effective date of abandoning: 20231229 |
|
| AV01 | Patent right actively abandoned |
Granted publication date: 20190118 Effective date of abandoning: 20231229 |
|
| AV01 | Patent right actively abandoned | ||
| AV01 | Patent right actively abandoned |