JP7490597B2 - 半導体装置およびその製造方法 - Google Patents

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Description

実施形態は、半導体装置およびその製造方法に関する。
ＭＯＳＦＥＴなど電力制御に用いられる半導体装置には、早いスイッチング速度を有し、スイッチング損失を低減することが望まれる。例えば、トレンチゲート構造を有するＭＯＳＦＥＴでは、ソース電極と同電位のフィールドプレートを、ゲート電極と共にゲートトレンチの内部に配置する構造が広く用いられている。このようなトレンチゲート構造では、ゲート・ソース間の寄生容量が大きくなり、スイッチング速度が遅くなる場合がある。
特開２０１７－５９７８３号公報
実施形態は、スイッチング速度を向上させる半導体装置およびその製造方法を提供する。
実施形態に係る半導体装置は、半導体部と、第１電極と、第２電極と、第３電極と、制御電極と、第１～第４絶縁膜と、を備える。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、を含む。前記第１電極は、前記半導体部の裏面上に設けられ、前記第２電極は、前記半導体部の表面側に設けられる。前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられる。前記第３半導体層は、前記第２半導体層と前記第２電極との間に設けられる。前記制御電極は、前記半導体部と前記第２電極との間において、前記半導体部の前記表面側から前記第１半導体層中に至る深さを有するトレンチの内部に設けられる。前記制御電極は、前記第１半導体層と前記第２半導体層との境界に沿った第１方向に並ぶ第１制御部と第２制御部とを含む。前記第１絶縁膜は、前記制御電極の前記第１制御部または前記第２制御部と前記半導体部の前記第２半導体層との間に設けられる。前記第２絶縁膜は、前記制御電極の前記第１制御部と前記第２制御部との間に設けられ、前記第１制御部および前記第２制御部を覆う。前記第３絶縁膜は、前記第１制御部と前記第２電極との間に位置する第１部分と、前記第２制御部と前記第２電極との間に位置する第２部分と、前記第１部分と前記第２部分との間に位置し、前記第１制御部と前記第２制御部との間に延在する第３部分と、を含む。前記第２絶縁膜は、前記制御電極と前記第３絶縁膜との間に設けられる。前記第３電極は、前記トレンチの内部に設けられ、前記第１電極から前記第２電極に向かう第２方向に延在し、前記第１電極と前記第３絶縁膜の前記第３部分との間に位置し、前記第２方向における前記制御電極と前記第１電極との間のレベルに位置する。前記第４絶縁膜は、前記トレンチの内面に沿って設けられ、前記半導体部の前記第１半導体層と前記第３電極との間に位置する。前記制御電極の前記第１制御部および前記第２制御部は、前記第２電極と前記第４絶縁膜との間に設けられる。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す別の模式断面図である。 実施形態に係る半導体装置を示す他の模式断面図である。 実施形態に係る半導体装置の製造過程を示す模式断面図である。 図４に続く製造過程を示す模式断面図である。 図５に続く製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 図７に続く製造過程を示す模式断面図である。 図８に続く製造過程を示す模式断面図である。 図９に続く製造過程を示す模式断面図である。 図１０に続く製造過程を示す模式断面図である。 図１１に続く製造過程を示す模式断面図である。 図１２に続く製造過程を示す模式断面図である。 実施形態の変形例に係る製造過程を示す模式断面図である。 実施形態の変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、ＭＯＳＦＥＴである。半導体装置１は、トレンチゲート構造を有する。半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、制御電極４０（図２参照）と、第３電極５０と、を含む。半導体部１０は、例えば、シリコンである。
半導体部１０は、例えば、第１電極２０が設けられる裏面と、その反対側の表面を有する。第２電極３０は、半導体部１０の表面側に設けられる。第１電極２０は、ドレイン電極である。第１電極２０は、半導体部１０の裏面上に設けられる。第２電極３０は、ソース電極である。
半導体部１０は、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第１導電形の第３半導体層１５と、第２導電形の第４半導体層１７と、第１導電形の第５半導体層１９と、を含む。例えば、第１導電形は、ｎ形であり、第２導電形は、ｐ形である。
第１半導体層１１は、所謂、ドリフト層である。第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。
第２半導体層１３は、所謂、ｐ形拡散層である。第２半導体層１３は、第１半導体層１１と第２電極３０との間に設けられる。
第３半導体層１５は、所謂、ｎ形ソース層である。第３半導体層１５は、第２半導体層１３と第２電極３０との間に設けられる。第３半導体層１５は、第１半導体層１１の第１導電形不純物濃度よりも高濃度の第１導電形不純物を含み、第２電極３０に電気的に接続される。
第４半導体層１７は、所謂、ｐ形コンタクト層である。第４半導体層１７は、第２半導体層１３と第２電極３０との間に設けられる。第４半導体層１７は、第２半導体層１３の第２導電形不純物よりも高濃度の第２導電形不純物を含み、第２電極３０に電気的に接続される。この例では、第４半導体層１７は、第２半導体層１３中に設けられる。第２半導体層１３は、第４半導体層１７を介して、第２電極３０に電気的に接続される。
第５半導体層１９は、所謂、ｎ形ドレイン層である。第５半導体層１９は、第１半導体層１１と第１電極２０との間に設けられる。第５半導体層１９は、第１半導体層１１の第１導電形不純物濃度よりも高濃度の第１導電形不純物を含み、第１電極２０に電気的に接続される。
制御電極４０は、ゲート電極である。制御電極４０は、第１電極２０と第２電極３０との間に位置し、半導体部１０に設けられたトレンチＴＲの内部に設けられる。第３電極５０は、所謂、フィールドプレートである。第３電極５０は、ソース電極３０に電気的に接続され、制御電極４０と共に、トレンチＴＲの内部に設けられる。
図１に示すように、制御電極４０は、第１電極２０から第２電極３０に向かう方向、例えば、Ｚ方向において、第２半導体層１３と同じレベルに設けられる。制御電極４０は、第１制御部４０Ａと第２制御部４０Ｂとを含む。第１制御部４０Ａおよび第２制御部４０Ｂは、トレンチＴＲの内部において、第１半導体層１１と第２半導体層１３との境界に沿った方向、例えば、Ｘ方向に並ぶ。
トレンチＴＲは、第２電極３０から第１電極２０に向かう方向に延在し、半導体部１０の表面側から第１半導体層１１中に至る深さを有する。第３電極５０は、例えば、第１半導体層１１中に位置するように設けられる。トレンチＴＲ内において、第３電極５０から第１電極２０に至る距離は、制御電極４０から第１電極２０に至る距離よりも短い。
第３電極５０のＺ方向の長さＬＥは、第５半導体層１９と第３電極５０との間の間隔ＬＤよりも長い。また、第３電極５０のＺ方向の長さＬＥは、制御電極４０のＺ方向の長さＬＧよりも長い。
図１に示すように、半導体装置１は、第１絶縁膜４１と、第２絶縁膜４３と、第３絶縁膜４５と、第４絶縁膜５５と、第５絶縁膜５７と、をさらに備える。
第１絶縁膜４１は、所謂、ゲート絶縁膜である。第１絶縁膜４１は、半導体部１０と制御電極４０との間に設けられ、制御電極４０を半導体部１０から電気的に絶縁する。第２半導体層１３は、第１絶縁膜４１を介して、制御電極４０に向き合うように設けられる。第３半導体層１５は、第２半導体層１３と第２電極３０との間において、第１絶縁膜４１に接する。
トレンチＴＲは、複数設けられ、例えば、Ｘ方向に並ぶ。第２半導体層１３は、複数のトレンチＴＲの間にそれぞれ設けられ、制御電極４０の第１制御部４０Ａおよび第２制御部４０Ｂに第１絶縁膜４１を介して向き合う。
第２絶縁膜４３は、トレンチＴＲの内部において、制御電極４０の第１制御部４０Ａおよび第２制御部４０Ｂを覆うように設けられる。
第３絶縁膜４５は、第２電極３０と制御電極４０との間に設けられ、制御電極４０を第２電極３０から電気的に絶縁する。第２絶縁膜４３は、制御電極４０と第３絶縁膜４５との間に位置する。第３絶縁膜４５は、制御電極４０の第１制御部４０Ａと第２電極３０との間に位置する第１部分と、第２制御部４０Ｂと第２電極３０との間に位置する第２部分と、第１制御部４０Ａと第２制御部４０Ｂとの間に延在する第３部分とを有する。
第２絶縁膜４３および第３絶縁膜４５は、制御電極４０を第２電極３０から電気的に絶縁する層間絶縁膜の役割を果たす。
第４絶縁膜５５は、半導体部１０と第３電極３０との間に設けられ、第３電極３０を半導体部１０から電気的に絶縁する。第３電極３０は、例えば、第１半導体層１１中に位置し、第４絶縁膜５５は、第１半導体層１１と第３電極３０との間に位置する。
第４絶縁膜５５は、例えば、制御電極４０に接するように設けられる。第４絶縁膜５５の制御電極４０に接する部分のＸ方向の幅は、制御電極４０の第１制御部４０ＡのＸ方向の幅および第２制御部４０ＢのＸ方向の幅よりも広い。第３絶縁膜４５は、第２絶縁膜４３を介して、第４絶縁膜５５に向き合う。
第５絶縁膜５７は、第３絶縁膜４５の第３部分と第３電極３０との間に設けられる。第２絶縁膜４３は、第３絶縁膜４５の第３部分と第５絶縁膜５７との間に位置する部分を含む。第２絶縁膜４３の第３絶縁膜４５の第３部分と第５絶縁膜５７との間に位置する部分は、第４絶縁膜５５の第１制御部４０Ａに接する部分と、第４絶縁膜５５の第２制御部４０Ｂに接する部分との間に位置する。
図１に示すように、第２電極３０は、第１金属層３１と、第２金属層３３と、第３金属層３５と、を含む。第１金属層３１は、第３絶縁膜４５の上に設けられる。第２金属層３３および第３金属層３５は、第１金属層３１の上に順に積層される。
第１金属層３１は、半導体部１０への金属原子の拡散を抑制する、所謂、バリア層の役割を果たす。第２金属層３３は、第３絶縁膜４５から半導体部１０に至るコンタクトトレンチＣＴ（図１２（ｂ）参照）の内部に充填される。第２金属層３３は、所謂、埋め込み層として設けられる。第３金属層３５は、所謂、ボンディング層として設けられ、金属ワイヤ等の導電体に接続される。
第２電極３０は、第３絶縁膜４５の上面から半導体部１０中に延在するコンタクト部３０ｃｐを含む。コンタクト部３０ｃｐは、コンタクトトレンチＣＴ（図１２（ｂ）参照）の内面において、第３半導体層１５および第４半導体層１７に接し、且つ、電気的に接続される。
実施形態において、第３電極５０は、第１電極２０側の第１端と、第２電極３０側の第２端とを有する。第３電極５０の第２端は、例えば、Ｚ方向において、制御電極４０と第４絶縁膜５５との境界のレベルよりも下に位置する。第３電極５０は、例えば、Ｘ方向に見て、制御電極４０と重ならないように設けられる。なお、実施形態は、これに限定される訳ではなく、第３電極５０の第２端は、制御電極４０の第１制御部４０Ａと第２制御部４０Ｂとの間に位置しても良い。
図２（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す別の模式断面図である。図２（ａ）は、図２（ｂ）中に示すＡ－Ａ線に沿った断面図である。図２（ｂ）は、図２（ａ）中に示すＢ－Ｂ線に沿った断面図である。
図２（ａ）に示すように、トレンチＴＲは、Ｙ方向に延在する。制御電極４０は、複数設けられ、トレンチＴＲの内部には、例えば、２つの制御電極４０が設けられる。制御電極４０の第１制御部４０Ａおよび第２制御部４０Ｂは、それぞれＹ方向に延在し、制御電極４０のＹ方向の端において一体化される。
図２（ｂ）に示すように、制御電極４０の一体化された部分と、第３電極５０と、の間には、第６絶縁膜５９が設けられる。第６絶縁膜５９は、第５絶縁膜５７と制御電極４０との間に設けられる。第６絶縁膜５９は、第５絶縁膜５７と異なる材料を含む。第６絶縁膜５９は、例えば、ボロン（Ｂ）およびリン（Ｐ）を含むシリケートガラス（Boron Phosphor Silicate Grass：ＢＰＳＧ）である。
第３電極５０は、Ｚ方向において、例えば、制御電極４０と同じレベルに位置する延伸部５０ｅａ、５０ｅｂおよび５０ｅｃを含む。延伸部５０ｅａおよび５０ｅｃは、トレンチＴＲのＹ方向の両端にそれぞれ設けられる。延伸部５０ｅｂは、２つの制御電極４０の間に設けられる。第３電極５０は、例えば、延伸部５０ｅｂにおいて、第２電極３０に電気的に接続される。
半導体装置１は、配線６０をさらに備える。配線６０は、第３絶縁膜４５の上に設けられる。配線６０は、第２電極３０から離間して設けられ、制御電極４０に電気的に接続される。配線６０は、第２電極３０から電気的に絶縁されるように設けられる。
図２（ｂ）に示すように、配線６０は、第１金属層６１と、第２金属層６３と、第３金属層６５と、を含む。配線６０は、例えば、第２電極３０と同じ積層構造を有する。第１金属層６１は、所謂、バリア層である。第２金属層６３は、所謂、埋め込み層であり、第３金属層６５は、所謂、ボンディング層である。
図３（ａ）～（ｃ）は、実施形態に係る半導体装置１を示す他の模式断面図である。図３（ａ）は、図２（ｂ）中に示すＣ－Ｃ線に沿った断面図である。図３（ｂ）は、図２（ｂ）中に示すＤ－Ｄ線に沿った断面図である。図３（ｃ）は、図２（ｂ）中に示すＥ－Ｅ線に沿った断面図である。
図３（ａ）に示すように、第２電極３０は、第３絶縁膜４５および第２絶縁膜４３中に延在し、第３電極５０に至るコンタクト部３０ｃｆをさらに含む。コンタクト部３０ｃｆは、第３電極５０の延伸部５０ｅｂに接し、且つ、電気的に接続される。第２電極３０は、コンタクト部３０ｃｆを介して第３電極５０に電気的に接続される。
図３（ｂ）に示すように、配線６０は、第３絶縁膜４５および第２絶縁膜４３中に延在し、制御電極４０に至るコンタクト部６０ｃｇを含む。コンタクト部６０ｃｇは、例えば、第１制御部４０Ａおよび第２制御部４０Ｂが一体化された部分において、制御電極４０に接し、且つ、電気的に接続される。
制御電極４０と第３電極５０との間には、第５絶縁膜５７および第６絶縁膜５９が設けられる。このように、２層構造の絶縁膜を設けることにより、制御電極４０と第３電極５０との間隔を広げることができる。このため、制御電極４０と第３電極５０との間の絶縁耐量を向上させると共に、寄生容量を低減することができる。
図３（ｃ）に示すように、第３電極５０の延伸部５０ｅｃは、第２電極３０に電気的に接続されない。延伸部５０ｅｃの上方には、第２絶縁膜４３、第３絶縁膜４５および第５絶縁膜５７を介して、配線６０が設けられる。第３電極５０は、第２絶縁膜４３、第３絶縁膜４５および第５絶縁膜５７により、配線６０から電気的に絶縁される。第３電極５０の延伸部５０ｅａの上方にも、第２絶縁膜４３、第３絶縁膜４５および第５絶縁膜５７を介して、配線６０が設けられる（図２（ｂ）参照）。
次に、図４（ａ）～図１３（ｂ）を参照して、実施形態に係る半導体装置１の製造方法を説明する。図４（ａ）～図１３（ｂ）は、半導体装置１の製造過程を示す模式断面図である。
図４（ａ）に示すように、第１導電形の半導体基板１００と、第１半導体層１１と、を含む半導体ウェーハを準備する。半導体基板１００は、例えば、ｎ形シリコン基板である。第１半導体層１１は、例えば、ｎ形シリコン層であり、半導体基板１００上にエピタキシャル成長される。第１半導体層１１は、半導体基板１００の第１導電形不純物濃度よりも低濃度の第１導電形不純物を含む。
続いて、第１半導体層１１中にトレンチＴＲを形成する。トレンチＴＲは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、第１半導体層１１を選択的にエッチングすることにより形成される。第１半導体層１１は、例えば、図示しないエッチングマスクを用いて選択的にエッチングされる。
図４（ｂ）に示すように、第４絶縁膜５５を第１半導体層１１上に形成する。第４絶縁膜５５は、トレンチＴＲの内面を覆うように形成される。第４絶縁膜５５は、第１スペースＳＰ１をトレンチＴＲの内部に残すように形成される。第４絶縁膜５５は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成される。第４絶縁膜５５は、例えば、シリコン酸化膜である。
なお、第４絶縁膜５５は、第１半導体層１１を熱酸化することにより形成されるシリコン酸化膜と、ＣＶＤを用いて形成されるシリコン酸化膜と、を含む２層構造であっても良い。
図５（ａ）に示すように、導電膜１０５を第４絶縁膜５５上に形成する。導電膜１０５は、第１スペースＳＰ１（図４（ｂ）参照）を埋め込むように形成される。導電膜１０５は、例えば、ポリシリコン膜である。導電膜１０５は、例えば、ＣＶＤを用いて、導電性を有するように形成される。
図５（ｂ）に示すように、導電膜１０５を、その一部がトレンチＴＲ内に残るようにエッチングする。導電膜１０５は、例えば、ウェットエッチングにより除去される。トレンチＴＲ内に残る導電膜１０５の一部は、第３電極５０である。トレンチＴＲ内において、第２スペースＳＰ２が第３電極５０の上に形成される。また、導電膜１０５は、トレンチＴＲの内部に形成された部分を残して、第１半導体層１１の上に形成された部分を除去した後、第３電極５０の延伸部５０ｅａ、５０ｅｂおよび５０ｅｃ（図２（ｂ）参照）になる部分を残すように、エッチングマスク（図示しない）を用いて選択的に除去される。
図６（ａ）に示すように、第５絶縁膜５７を第３電極５０上に形成する。第５絶縁膜５７は、例えば、第２スペースＳＰ２を介して、第３電極５０を熱酸化することにより形成される。第５絶縁膜５７は、例えば、シリコン酸化膜である。
図６（ｂ）に示すように、第４絶縁膜５５および第５絶縁膜５７の上に第６絶縁膜５９を形成する。第６絶縁膜５９は、第２スペースＳＰ２を埋め込むように形成される。第６絶縁膜５９は、例えば、ＣＶＤを用いて形成される。
第６絶縁膜５９は、例えば、ＢＰＳＧである。第６絶縁膜５９にＢＰＳＧを用いることにより、第２スペースＳＰ２を均一に埋め込むことができる。例えば、ＢＰＳＧは、１０００℃以下の軟化点を有する。このため、熱処理によりＢＰＳＧを軟化させ、第２スペースＳＰ２内に形成された第６絶縁膜５９のシームやボイドなどを除くことができる。
図７（ａ）に示すように、第２スペースＳＰ２を埋め込んだ部分を残して、第６絶縁膜５９を除去する。第６絶縁膜５９は、例えば、ＣＭＰ（Chemical Mechanical Polishing）を用いて除去される。この際、第４絶縁膜５５は、ＣＭＰストッパの役割を果たす。
図７（ｂ）に示すように、第３スペースＳＰ３をトレンチＴＲの上部に形成する。第３スペースＳＰ３は、例えば、等方性のドライエッチングを用いて、第４絶縁膜５５および第６絶縁膜５９を部分的に除去することにより形成される（図７（ｂ）参照）。
例えば、第６絶縁膜５９にシームやボイドがあると、第４絶縁膜５５および第６絶縁膜５９を均等にエッチングすることが難しくなり、第３スペースＳＰ３の深さ制御が難しくなる。実施形態では、第６絶縁膜５９にＢＰＳＧを用いることによりシームやボイドをなくし、エッチング制御を容易にする。第３スペースＳＰ３は、第１半導体層１１を露出させるように形成される。
図８（ａ）に示すように、第５絶縁膜５７の上に残る第６絶縁膜５９を除去する。第６絶縁膜５９は、例えば、ウェットエッチングにより除去される。例えば、エッチング液として、フッ化水素酸の希釈液を用いることにより、第６絶縁膜５９を選択的に除去することができる。第３スペースＳＰ３の底面には、第４絶縁膜５５および第５絶縁膜５７が露出される。また、第６絶縁膜５９は、その一部がトレンチＴＲの延在方向（Ｙ方向）における第３スペースＳＰ３の端に残るように、図示しないエッチングマスクを用いて選択的に除去される（図２（ｂ）参照）。
図８（ｂ）に示すように、第１絶縁膜４１を第１半導体層１１上に形成する。第１絶縁膜４１は、例えば、第１半導体層１１を熱酸化することにより形成される。第１絶縁膜４１は、例えば、シリコン酸化膜である。また、第１絶縁膜４１を熱酸化により形成する過程において、第３電極５０も酸化され、第５絶縁膜５７のＺ方向の厚さも厚くなる。
第６絶縁膜５９が、例えば、ＢＰＳＧの場合、第１絶縁膜４１を形成する熱酸化の過程において、意図しない部分にボロンやリンが拡散される。図８（ａ）に示す過程において、第６絶縁膜５９を選択的に除去することにより、このような不純物の拡散を防ぐことができる。
図９（ａ）に示すように、導電膜１１０を形成し、第３スペースＳＰ３を埋め込む。導電膜１１０は、例えば、リン（Ｐ）もしくは砒素（Ａｓ）などの第１導電形の不純物を含むポリシリコン膜である。導電膜１１０は、例えば、ＣＶＤを用いて形成される。導電膜１１０は、例えば、ＣＶＤの過程において第１導電形の不純物をドーピングすることにより導電性を有するように形成しても良い。また、導電膜１１０となるポリシリコン膜を形成した後に、第１導電形の不純物をポリシリコン中に拡散させても良い。
図９（ｂ）に示すように、第３スペースＳＰ３を埋め込んだ部分を残して、導電膜１１０を除去する。導電膜１１０は、例えば、ＣＭＰを用いて除去される。第１絶縁膜４１は、第１半導体層１１の上面において、ＣＭＰストッパの役割を果たす。
図１０（ａ）に示すように、第２半導体層１３を第１半導体層１１の上に形成する。第２半導体層１３は、第１半導体層１１上の第１絶縁膜４１を通してイオン注入された第２導電形不純物を、熱処理により活性化させ、拡散させることにより形成される。第２導電形不純物として、例えば、ボロン（Ｂ）を第１半導体層１１にイオン注入する。第１半導体層１１と第２半導体層１３との境界は、例えば、Ｚ方向において、第４絶縁膜５５と導電膜１１０との境界よりも上のレベルに位置するように設けられる。
図１０（ｂ）に示すように、第２半導体層１３および導電膜１１０の上に、エッチングマスク１１５を形成する。エッチングマスク１１５は、導電膜１１０の上に開口１１５ｓを有する。エッチングマスク１１５は、例えば、フォトリソグラフィを用いて形成される。
図１１（ａ）に示すように、制御電極４０の第１制御部４０Ａおよび第２制御部４０ＢをトレンチＴＲ内に形成する。第１制御部４０Ａおよび第２制御部４０Ｂは、導電膜１１０を選択的にエッチングすることにより形成される。導電膜１１０は、例えば、エッチングマスク１１５を用いたウェットエッチングにより選択的に除去される。第１制御部４０Ａと第２制御部４０Ｂとの間のスペースには、第４絶縁膜５５および第５絶縁膜５７が露出される。
第１制御部４０Ａおよび第２制御部４０Ｂは、それぞれ、平坦な上面を有するように形成される。第１制御部４０Ａおよび第２制御部４０ＢのＺ方向の長さＬＧは、例えば、０．４～１．５マイクロメートル（μｍ）である。また、第１制御部４０Ａおよび第２制御部４０ＢのＸ方向の幅ＷＧは、例えば、０．１～０．５μｍである。
図１１（ｂ）に示すように、第３半導体層１５を第２半導体層１３の上に形成する。第３半導体層１５は、例えば、リン（Ｐ）などの第１導電形不純物を、第１絶縁膜４１を通して第２半導体層１３中にイオン注入し、熱処理により活性化することにより形成される。
図１２（ａ）に示すように、第２絶縁膜４３および第３絶縁膜４５を制御電極４０および第１絶縁膜４１の上に形成する。第２絶縁膜４３は、制御電極４０の第１制御部４０Ａおよび第２制御部４０Ｂを覆うと共に、第１制御部４０Ａと第２制御部４０Ｂとの間のスペースに露出した第４絶縁膜５５および第５絶縁膜５７も覆う。また、第２絶縁膜４３は、第１絶縁膜４１を介して、第３半導体層１５も覆う。第２絶縁膜４３は、例えば、シリコン酸化膜であり、ＣＶＤを用いて形成される。
第３絶縁膜４５は、第２絶縁膜４３上に形成され、第１制御部４０Ａと第２制御部４０Ｂとの間のスペースを埋め込むように形成される。第３絶縁膜４５は、第１制御部４０Ａと第２制御部４０Ｂとの間に延在する部分を含む。第３絶縁膜４５は、例えば、ＢＰＳＧである。第３絶縁膜４５は、例えば、ＣＶＤを用いて形成される。
図１２（ｂ）に示すように、第３絶縁膜４５の上面から第２半導体層１３中に延在するコンタクトトレンチＣＴを形成する。コンタクトトレンチＣＴは、例えば、異方性ＲＩＥおよび図示しないエッチングマスクを用いて、第３絶縁膜４５、第２絶縁膜４３、第１絶縁膜４１、および第３半導体層１５を選択的にエッチングすることにより形成される。コンタクトトレンチＣＴは、例えば、第２半導体層１３中に底面を有するように形成される。
さらに、第２半導体層１３中に第４半導体層１７を形成する。第４半導体層１７は、コンタクトトレンチＣＴを介して、例えば、ボロン（Ｂ）などの第２導電形不純物を第２半導体層１３にイオン注入した後、熱処理により第２導電形不純物を活性化することにより形成される。第４半導体層１７は、例えば、第３半導体層１５から離れた位置に設けられる。また、第４半導体層１７は、第３半導体層１５とつながるように形成されても良い。
図１３（ａ）に示すように、コンタクトトレンチＣＴを、例えば、Ｘ方向に拡張する。これにより、第３半導体層１５の上面の一部を露出させる。コンタクトトレンチＣＴは、例えば、第３半導体層１５上の第１絶縁膜４１、第２絶縁膜４３および第３絶縁膜４５をエッチングすることにより拡張される。
図１３（ｂ）に示すように、第２電極３０を第３絶縁膜４５の上に形成する。第２電極３０は、第１金属層３１、第２金属層３３および第３金属層３５を含む。また、第２電極３０は、コンタクトトレンチＣＴの内部を埋め込むように形成される。
第１金属層３１は、第３絶縁膜４５の上面およびコンタクトトレンチＣＴの内面を覆うように形成される。第１金属層３１は、例えば、窒化チタニウム層（ＴｉＮ）である。第１金属層３１は、例えば、反応性スパッタリング法を用いて形成される。
第２金属層３３は、第１金属層３１上に形成される。第２金属層３３は、コンタクトトレンチＣＴを埋め込むように形成される。第２金属層３３は、例えば、タングステン層（Ｗ）であり、ＣＶＤを用いて形成される。
第３金属層３５は、第２金属層３３上に形成される。第３金属層３５は、例えば、アルミニウム層（Ａｌ）であり、スパッタ法を用いて形成される。
続いて、半導体基板１００の裏面側を研削し、所定の厚さの第５半導体層１９を形成する。さらに、第１電極２０を第５半導体層１９の裏面上に形成し、半導体装置１を完成させる。第１電極２０は、例えば、ニッケル、アルミニウム等を含む金属層である。
上記の製造方法は例示であり、実施形態は、これに限定される訳ではない。例えば、第３絶縁膜４５は、シリコン酸化膜であっても良い。
例えば、第１絶縁膜４１、第２絶縁膜４３および第３絶縁膜４５は、製造方法が異なるシリコン酸化膜である。第１絶縁膜４１は、例えば、熱酸化により形成され、シリコンの未結合手が最も少ない膜密度の高い酸化膜である。第２絶縁膜４３および第３絶縁膜４５は、それぞれ、ＣＶＤ、ＨＤＰ（High Density Plasma）、ＨＡＲＰ（High Aspect Ratio Process）のうちの１つを用いて形成される。これらの製造方法を用いたシリコン酸化膜は、例えば、水素原子で終端されたシリコンの未結合手を含む。このため、第２絶縁膜４３および第３絶縁膜４５は、熱酸化により形成されるシリコン酸化膜に比べて低い膜密度を有する。結果として、第１絶縁膜４１、第２絶縁膜４３および第３絶縁膜４５は、相互に膜密度が異なるシリコン酸化膜となる。
例えば、第２絶縁膜４３の膜密度は、第１絶縁膜４１の膜密度よりも低く、第３絶縁膜４５よりも高い。また、第３絶縁膜４５の膜密度は、第１絶縁膜４１の膜密度よりも低く、第２絶縁膜４３の膜密度と同じ、もしくは、第２絶縁膜４３の膜密度よりも高くなるように形成しても良い。「膜密度」の違いは、例えば、ＲＢＳ（Rutherford Backscattering）もしくはＸＲＲ（X-ray Reflection）などを用いて検出できる。また、ＨＡＡＤＦ－ＳＴＥＭ（High Angle Annular Dark-Field Scanning Transmission Electron Microscopy）像のコントラストの違いにより「膜密度」の違いを検出することもできる。
第３絶縁膜４５として、ＢＰＳＧ膜を用いた場合、シリコン酸化膜中の可動イオン、例えば、ナトリウム（Ｎａ）をゲッタリング（捕獲）すること可能となり、半導体装置１の信頼性を向上させる。
例えば、第４絶縁膜５５は、第１電極２０に近いトレンチＴＲの底部において、高い絶縁耐圧を得るために厚く形成される。第４絶縁膜５５を、例えば、熱酸化を用いて形成すると、膜中の応力に起因したウェーハの反りが大きくなる。これを回避するために、第４絶縁膜５５には、例えば、ＣＶＤを用いて形成したシリコン酸化膜を用いるか、熱酸化により形成されるシリコン酸化膜と、ＣＶＤにより形成されるシリコン酸化膜と、を積層した２層構造を用いる。しかしながら、ＣＶＤを用いて形成されるシリコン酸化膜は、Ｎａイオンを含み、その膜厚が厚くなるほど膜中に含まれるＮａの量が多くなる。
実施形態に係る半導体装置１は、制御電極４０の第１制御部４０Ａと第２制御部４０Ｂとの間に延在する第３絶縁膜４５（ＢＰＳＧ膜）を含む。このＢＰＳＧ膜は、第２絶縁膜４３を介して、第４絶縁膜５５に近接するように設けられる。このため、ＢＰＳＧ膜によるＮａイオンのゲッタリング効率を向上させ、第４絶縁膜５５中のＮａイオンのゲート絶縁膜へ移動を抑制できる。その結果、半導体装置１の特性変動を抑制し、信頼性を向上させることができる。
図１４（ａ）および（ｂ）は、実施形態の変形例に係る製造方法を示す模式断面図である。図１４（ａ）および（ｂ）に示す製造過程は、図９（ａ）～図１１（ａ）に示す製造過程に代えて実施される。
図１４（ａ）に示すように、導電膜１１０を形成する。導電膜１１０は、第１絶縁膜４１、第３スペースＳＰ３（図９（ａ）参照）に露出された第４絶縁膜５５および第５絶縁膜５７を覆うように形成される。導電膜１１０は、例えば、導電性を有するポリシリコン膜である。導電膜１１０は、トレンチＴＲの上部に、第４スペースＳＰ４を残すように形成される。
図１４（ｂ）に示すように、トレンチＴＲの壁面上に形成された部分を残して、導電膜１１０を選択的に除去する。導電膜１１０は、例えば、異方性ＲＩＥを用いて除去される。導電膜１１０のトレンチＴＲの壁面上に残された部分は、制御電極４０の第１制御部４０Ａおよび第２制御部４０Ｂとなる。第１制御部４０Ａおよび第２制御部４０Ｂは、それぞれ、第１絶縁膜４１を介して、第１半導体層１１に向き合うように形成される。また、第１制御部４０Ａおよび第２制御部４０Ｂは、トレンチＴＲの壁面に対して傾斜した上端を有するように形成される。
さらに、第２半導体層１３を第１半導体層１１の上に形成する。第２半導体層１３は、第１半導体層１１上の第１絶縁膜４１を通してイオン注入された第２導電形不純物を、熱処理により活性化させ、拡散させることにより形成される。第１半導体層１１と第２半導体層１３との境界は、第１制御部４０Ａおよび第２制御部４０Ｂのそれぞれと第４絶縁膜５５との境界のレベルよりも上に位置するように形成される。第２半導体層１３は、第１絶縁膜４１を介して、第１制御部４０Ａおよび第２制御部４０Ｂに向き合うように形成される。
図１５は、実施形態の変形例に係る半導体装置２を示す模式断面図である。半導体装置２は、半導体装置１と同じトレンチゲート構造を有する。
図１５に示すように、半導体装置２の第２電極３０は、第１金属層３１と、第２金属層３４と、第３金属層３５と、を含む。第１金属層３１は、第３絶縁膜４５上に設けられ、コンタクトトレンチＣＴ（図１３（ａ）参照）の内面を覆う。
第２金属層３４は、コンタクトトレンチＣＴを埋め込むように設けられる。第２金属層３４は、例えば、ＣＶＤを用いて形成されるタングステン層である。第２金属層３４は、コンタクトトレンチＣＴを埋め込んだ部分を残して除去される。第３金属層３５は、第１金属層３１および第２金属層３４の上に設けられる。この例では、第３金属層３５は、第３絶縁膜４５上に設けられた第１金属層３１に接する。
実施形態に係る半導体装置１および２では、第３電極５０の上端を制御電極４０の下端のレベルよりも下に設けることにより、制御電極４０から第３電極５０に至る距離を長くすることができる。これにより、ゲート・ソース間の寄生容量を低減し、スイッチング速度を速くすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２…半導体装置、 １０…半導体部、 １１…第１半導体層、 １３…第２半導体層、 １５…第３半導体層、 １７…第４半導体層、 １９…第５半導体層、 ２０…第１電極、 ３０…第２電極、 ３０ｃｆ、３０ｃｐ、６０ｃｇ…コンタクト部、 ３１、６１…第１金属層、 ３３、３４、６３…第２金属層、 ３５、６５…第３金属層、 ４０…制御電極、 ４０Ａ…第１制御部、 ４０Ｂ…第２制御部、 ４１…第１絶縁膜、 ４３…第２絶縁膜、 ４５…第３絶縁膜、 ５０…第３電極、 ５０ｅａ、５０ｅｂ、５０ｅｃ…延伸部、 ５５…第４絶縁膜、 ５７…第５絶縁膜、 ５９…第６絶縁膜、 ６０…配線、 １００…半導体基板、 １０５、１１０…導電膜、 １１５…エッチングマスク、 １１５ｓ…開口、 ＣＴ…コンタクトトレンチ、 ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４…スペース、 ＴＲ…トレンチ

Claims (7)

  1. 第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、を含む半導体部と、
    前記半導体部の裏面側に設けられた第１電極と、
    前記半導体部の表面側に設けられた第２電極であって、前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第３半導体層は、前記第２半導体層と前記第２電極との間に設けられる、第２電極と、
    前記半導体部内に設けられ、前記第１電極から前記第２電極に向かう第２方向と交差する第１方向において並ぶ第１制御部および第２制御部と、前記第１制御部および前記第２制御部を一体化する接続部と、を含む制御電極と、
    前記制御電極の第１制御部または第２制御部と第２半導体層との間に設けられる第１絶縁膜と、
    前記第１制御部と前記第２制御部との間に設けられ、前記第１制御部および前記第２制御部を覆う第２絶縁膜と、
    前記第１制御部と前記第２電極との間に位置する第１部分と、前記第２制御部と前記第２電極との間に位置する第２部分と、前記第１部分と前記第２部分との間に位置し、前記第１制御部と前記第２制御部との間に延在する第３部分と、を含む第３絶縁膜であって、前記第２絶縁膜は、前記制御電極と前記第３絶縁膜との間に設けられる、第３絶縁膜と、 前記半導体部内に設けられ、前記第２方向に延在する第３電極であって、前記第１電極と前記第３絶縁膜の前記第３部分との間に位置する部分と、前記第１電極と前記制御電極の前記接続部との間に位置する部分と、を有する第３電極と、
    前記第１半導体層と前記第３電極との間に位置する第４絶縁膜であって、前記制御電極の前記第１制御部および前記第２制御部は、前記第２電極と前記第４絶縁膜との間に設けられる第４絶縁膜と、
    前記第３絶縁膜の前記第３部分と前記第３電極との間、および、前記制御電極の前記接続部と前記第３電極との間に設けられる第５絶縁膜と、
    前記制御電極の前記接続部と前記第５絶縁膜との間に設けられ、前記第５絶縁膜の材料とは異なる材料を含む第６絶縁膜と、
    を備えた半導体装置。
  2. 前記第３電極から前記第１電極に至る距離は、前記制御電極から前記第１電極に至る距離よりも短い請求項１記載の半導体装置。
  3. 前記第２絶縁膜は、前記第３電極と前記第３絶縁膜との間に位置する部分を有し、
    前記第２絶縁膜の前記部分は、前記第４絶縁膜中に延在する請求項１または２に記載の半導体装置。
  4. 前記第３絶縁膜は、ボロンおよびリンを含むシリケートガラスである請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記制御電極の前記第１制御部および前記第２制御部は、それぞれ、前記第１方向の第１幅を有し、前記第４絶縁膜に接するように設けられ、
    前記第４絶縁膜は、前記制御電極に接する部分において、前記第１方向の第２幅を有し、前記第２幅は、前記第１幅よりも広い請求項１～４のいずれか１つに記載の半導体装置。
  6. 第１制御部および第２制御部を有するゲート電極と、フィールドプレートと、を含むトレンチゲート構造を有する半導体装置の製造方法であって、
    半導体ウェーハにトレンチを形成する工程と、
    前記トレンチの内部に第１スペースを残して、前記トレンチの内面を覆うフィールドプレート絶縁膜を形成する工程と、
    前記第１スペースを埋め込んだ第１導電膜を形成する工程と、
    前記第１導電膜の前記トレンチの底部に位置する部分を残して、前記第１導電膜を除去することにより、前記トレンチの底部に前記フィールドプレートを形成する工程と、
    前記第１導電膜の除去により前記フィールドプレート絶縁膜中に形成された第２スペース内において、前記フィールドプレートを熱酸化し、前記フィールドプレート上に第１中間絶縁膜を形成する工程と、
    前記第２スペースを埋め込んだ第２中間絶縁膜を、前記第１中間絶縁膜上に形成する工程と、
    前記トレンチの上部において、前記第２中間絶縁膜および前記フィールドプレート絶縁膜のそれぞれを部分的に除去することにより、前記半導体ウェーハの一部を露出させた第３スペースを形成する工程と、
    前記第３スペースに露出された前記第２中間絶縁膜の残りの部分を除去する工程と、
    前記第３スペースに露出された前記半導体ウェーハの前記一部を熱酸化してゲート絶縁膜を形成する工程と、
    前記第３スペース内に、前記ゲート絶縁膜、前記フィールドプレート絶縁膜および前記第１中間絶縁膜を覆う第２導電膜を形成する工程と、
    前記第２導電膜の前記第１中間絶縁膜上に形成された部分を選択的に除去し、前記ゲート電極の前記第１制御部および前記第２制御部を形成する工程と、
    を備えた方法。
  7. 前記ゲート電極は、前記第１制御部と前記第２制御部とをつなぐ接続部を有するように形成され、
    前記第２中間絶縁膜の前記残りの部分は、前記ゲート電極の前記接続部と前記第１中間絶縁膜との間に残るように除去される請求項６記載の方法。
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