JP2019057537A - 半導体装置 - Google Patents

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Abstract

【課題】ドリフト層の抵抗を低減する。【解決手段】半導体装置は、ドレイン層と、ドリフト層と、ベース領域と、ソース領域と、トレンチと、ベースコンタクト領域と、ゲート領域と、フィールドプレート電極とを備える。ドレイン層は、第１方向及び第２方向に拡がる。ドリフト層は、前記ドレイン層の表面に形成される。ベース領域は、前記ドリフト層の表面に形成される。ソース領域は、前記ベース領域の表面に形成される。トレンチは、アレイ状に形成され、前記ソース領域の表面から前記ベース領域を貫通して前記ドリフト層に到達する。ベースコンタクト領域は、前記第２方向に沿って形成され、前記トレンチと隣接せずに前記ソース領域の表面から前記ベース領域へと接続する。ゲート領域は、前記トレンチの内壁に絶縁膜を介して形成される。フィールドプレート電極は、前記ゲート領域の内側に絶縁膜を介して形成され、前記ゲート領域よりも長く形成される。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
フィールドプレート構造の低耐圧ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）の耐圧を確保するためには、トレンチを深くし、かつ、フィールドプレート絶縁膜を厚くする必要があり、トレンチの体積を大きくする必要がある。このため、ドリフト層の電流経路がトレンチにより狭くなり、キャリアの移動を妨げるため、オン抵抗が悪化するというトレードオフが発生する。この問題を回避するために、トレンチをできるだけ薄くしてドリフト層のオン抵抗を下げることが重要な課題となる。例えば、ソース電極の厚さを薄くしてドリフト層の厚さを確保する研究等が行われている。
特開２０１４−１２０６５６号公報
本発明が解決しようとする課題は、複数のドットパターン形状のトレンチを形成し、ドリフト層の抵抗を低減する半導体装置を提供することにある。
一実施形態に係る半導体装置は、第１導電型のドレイン層と、第１導電型のドリフト層と、第２導電型のベース領域と、第１導電型のソース領域と、複数のトレンチと、第２導電型のベースコンタクト領域と、複数のゲート領域と、複数のフィールドプレート電極と、を備える。ドレイン層は、第１方向及びこれに交差する第２方向に拡がる。ドリフト層は、前記ドレイン層の前記第１方向及び前記第２方向に交差する第３方向における一方の面である表面に形成される。ベース領域は、前記ドリフト層の表面に形成される。ソース領域は、前記ベース領域の表面に形成される。トレンチは、前記第１方向及び前記第２方向にアレイ状に形成され、前記ソース領域の表面から前記第３方向に沿って前記ベース領域を貫通して前記ドリフト層に到達する。ベースコンタクト領域は、前記第２方向に沿って連続的に前記トレンチが存在しない領域において、前記第２方向に沿って形成され、前記ソース領域内に前記トレンチと隣接せずに、前記ソース領域の表面から前記ベース領域へと接続するように形成される。ゲート領域は、それぞれの前記トレンチの内壁に沿って、当該内壁と絶縁膜を介して前記トレンチ内にその表面から形成される。フィールドプレート電極は、それぞれの前記ゲート領域の内側に前記ゲート領域と絶縁膜を介して前記トレンチ内にその表面から第３方向に沿って形成され、前記第３方向において前記ゲート領域よりも長く形成される。
一実施形態に係る半導体装置を模式的に示す平面図。 一実施形態に係る半導体装置の断面図。 一実施形態に係る半導体装置の別の方向の断面図。 一実施形態に係るトレンチの平面断面図。 一実施形態に係る半導体装置の製造過程を示す図。 一実施形態に係る半導体装置の製造過程を示す図。 一実施形態に係る半導体装置の製造過程を示す図。 一実施形態に係る半導体装置の製造過程を示す図。 一実施形態に係る半導体装置の製造過程を示す図。 一実施形態に係る半導体装置の製造過程を示す図。 一実施形態に係る半導体装置の製造過程を示す図。 一実施形態に係る半導体装置の製造過程を示す図。 一実施形態に係る半導体装置の製造過程を示す図。 一実施形態に係る半導体装置の製造過程を示す図。 一実施形態に係る半導体装置の別の例を模式的に示す平面図。 一実施形態に係る半導体装置の別の例を模式的に示す平面図。 一実施形態に係る半導体装置の別の例を模式的に示す平面図。 一実施形態に係る半導体装置の別の例を模式的に示す平面図。
以下、図面を参照して、本発明の実施形態について説明する。本実施形態は、本発明を限定するものではない。なお、以下の図において、その比率及び縮尺等は、正確なものではなく、また、直線又は平面で示されている部分は、直線又は平面であるとは限られず、本実施形態の作用、効果を逸脱しない程度に凹凸を有していてもよい。説明の簡単のため、ドレイン層が下方にあるものとし、ドレイン層の上方においてドリフト層等の半導体層及びメタル層が形成されるものとする。
（構造）
まず、本実施形態に係る半導体装置の概略的な構成を示す平面図を用いて、ゲート領域、ソース領域等の平面視における位置について説明する。図１は、本実施形態に係る半導体装置１を模式的に示す平面図である。この半導体装置１は、例えば、ｎ型のパワーＭＯＳＦＥＴである。なお、この図１においては、半導体装置１のドレイン層及びドリフト層は、図示を省略しており、また、ゲート領域、ソース領域及びフィールドプレート領域へと電圧を印加する各メタル層は、破線又は実線により示している。
第１方向及び第２方向は、図１に示すように定義する。なお、図１においては、第１方向及び第２方向は、直交するように示されているが、この限りではなく、直角以外の角度で交わっていてもよい。
半導体装置１は、ドリフト層の上面にベース領域、ソース領域及びベースコンタクト領域を備える半導体層に、複数のトレンチ５０を備えている。このトレンチ５０は、例えば、矩形格子状に第１方向及び第２方向に沿って備えられる。説明の便宜上、トレンチ５０は、第１方向及び第２方向に平行な辺を有する矩形状の領域を構成し、第１方向に平行な辺よりも、第２方向に平行な辺の方が長い構成とする。トレンチ５０の構成はこれらには限られず、例えば、正方形であってもよく、この場合、トレンチ５０の半導体層における配置も、正方格子状であってもよい。
第１方向に沿って形成されている２つのトレンチ５０の間には、トレンチ５０と隣接しないように、ベース領域に電圧を印加するためのベースコンタクト領域が、ソース領域内に形成される。このベースコンタクト領域及びソース領域に電圧を印加するための第１ソースコンタクト２６が、図１に示すように、第１方向に沿って形成されているトレンチ５０の間に、第２方向に沿って形成されている。この第１ソースコンタクト２６はさらに、その上面において、第１メタル層３０と接続される。
このように、各トレンチ５０は、他のトレンチ５０とは、第１方向及び第２方向に分離され、それぞれが独立して形成される。
トレンチ５０内には、第２方向に沿ったフィールドプレート電極が備えられ、このフィールドプレート電極と、第１メタル層３０とを接続するのが、第２ソースコンタクト２８である。すなわち、第２ソースコンタクト２８は、その下面においてフィールドプレート電極と接続され、上面において、第１メタル層３０と接続される。
フィールドプレート電極の周囲には、トレンチ５０の内壁を周回するように、ゲート領域が形成されている。このゲート領域に電圧を印加するためのゲートコンタクト３２が、トレンチ５０内において第１方向に沿って２箇所形成される。このゲートコンタクト３２は、その下面においてゲート領域と接続され、上面において、第２メタル層３４と接続される。
上記において、各コンタクトとメタルは別のものであると説明したが、これらはそれぞれ一体として形成されていてもよい。すなわち、第１ソースコンタクト２６及び第２ソースコンタクト２８は、第１メタル層３０と一体として形成されていてもよいし、ゲートコンタクト３２は、第２メタル層３４と一体として形成されていてもよい。
以上が、半導体装置１の平面視におけるトレンチ５０の配置についての説明である。続いて、断面図を用いて半導体装置１の構造について説明する。
図２（ａ）は、図１におけるＡ−Ａ断面図であり、図２（ｂ）は、図１におけるＢ−Ｂ断面図である。それぞれの図は、ゲート領域とメタルとの接続及びソース領域とメタルとの接続を示す図である。以下、これらの２つの図を用いて第１方向に沿った構造を説明する。第３方向を、第１方向及び第２方向と略直交する方向とするが、これには限られず、直角以外の角度を有していてもよい。以下、上下方向及び高さ方向は、第３方向を基準に、ドレイン層１０の備えられる方向を下方、メタル層の備えられる方向を上方とよぶ。
半導体装置１は、ドレイン層１０と、ドリフト層１２、ベース領域１４と、ソース領域１６と、ベースコンタクト領域１８と、絶縁膜２０と、フィールドプレート電極２２と、ゲート領域２４と、第１ソースコンタクト２６と、第２ソースコンタクト２８と、第１メタル層３０と、ゲートコンタクト３２と、第２メタル層３４と、層間絶縁膜３６と、第３メタル層３８と、を備えて構成される。これらのうちフィールドプレート電極２２と、ゲート領域２４は、絶縁膜２０を介してトレンチ５０内に備えられる。
ドレイン層１０は、半導体装置１のドレインを形成する層であり、第１導電型の半導体、例えば、ｎ＋型の半導体で形成されている。ドレイン層１０は、例えば、その下面において、図示しないドレイン電極と接続され、ソース−ドレイン間に電位差を与えることによりソースからドレインへとキャリアの流れを形成する。
ドリフト層１２は、半導体装置１に印加された電圧を調整するための層であり、第１導電型の半導体、例えば、ｎ−型の半導体で形成されている。ドリフト層１２は、ドレイン層１０の上面に、その下面が接触するように備えられている。
ベース領域１４は、ドリフト層１２の上面にその下面が接触するように備えられている。ベース領域１４は、第２導電型の半導体、例えば、ｐ−型の半導体で形成され、ゲート領域２４に電圧が印加された場合に、チャネルを形成し、ソース領域１６からドレイン層１０へとキャリアを流すことを可能とする領域である。
ソース領域１６は、ベース領域１４の上面にその下面が接触するように備えられている。ソース領域１６は、第１導電型の半導体、例えば、ｎ＋型の半導体で形成され、ソース領域１６と、ドレイン層１０との間の電位差により、ゲート領域２４に適切に電圧が印加された場合に、ソース領域１６からドレイン層１０へとキャリアが流れる。
ベースコンタクト領域１８は、ベース領域１４へと電圧を印加するためにソース領域１６に隣接し、その下面がベース領域１４と接触するように備えられている。ベースコンタクト領域１８は、第２導電型の半導体、例えば、ｐ＋型の半導体で形成される。
絶縁膜２０は、フィールドプレート電極２２とその他の領域を絶縁するフィールドプレート絶縁膜、ゲート領域２４とその他の領域を絶縁する層間絶縁膜、及び、ソース領域１６等とその他の領域を絶縁する層間絶縁膜等を構成する絶縁膜であり、これらの電極又は領域を適切に他の領域から絶縁するための絶縁膜である。絶縁膜２０は、トレンチ５０内及び半導体層とメタル層との間に備えられる。
フィールドプレート電極２２は、ドレイン層１０からソース領域１６の方向、すなわち、上下方向にトレンチ５０の報告に沿って、絶縁膜２０を介して、トレンチ５０内に備えられている。フィールドプレート電極２２は、例えば、ポリシリコンを備えて形成される。なお、このフィールドプレート電極２２がソース領域に電圧を印加する電極と接続されてもよい。
ゲート領域２４は、印加される電圧により、ベース領域１４にチャネル又は空乏層を形成するための領域であり、トレンチ５０の内壁に沿って、フィールドプレート電極２２の周りを周回するように、それぞれの領域から絶縁膜２０を介して備えられる。ゲート領域２４は、例えば、ポリシリコンを備えて形成される。
第１ソースコンタクト２６は、ソース領域１６及びベースコンタクト領域１８の上面にその下面が接触し、ベースコンタクト領域１８を覆うように備えられている。第１ソースコンタクト２６は、例えば、第１メタル層３０と同じメタルを備えて形成される。
第２ソースコンタクト２８は、フィールドプレート電極２２の上面にその下面が接触するように備えられている。第２ソースコンタクト２８も、第１ソースコンタクト２６と同様に、例えば、第１メタル層３０と同じメタルを備えて形成される。
第１メタル層３０は、ソースに電圧を印加するための電極として機能するメタルを備えて構成される層であり、ゲート領域２４とは絶縁膜２０を介し、ソース領域１６及びベースコンタクト領域１８とは第１ソースコンタクト２６を介し、フィールドプレート電極２２とは第２ソースコンタクト２８を介してその上面に備えられる。上述したように、この第１メタル層３０は、第１ソースコンタクト２６及び第２ソースコンタクト２８とは、一体として形成されていてもよい。なお、図に示されるように、ソース領域１６、ベースコンタクト領域１８及びフィールドプレート電極２２とは、部分的に絶縁膜２０を介して備えられていてもよい。
ゲートコンタクト３２は、ゲート領域２４の上面にその下面が接触するように備えられている。ゲートコンタクト３２は、例えば、第２メタル層３４と同じメタルを備えて形成される。
第２メタル層３４は、ゲートに電圧を印加するための電極として機能するメタルを備えて構成される層であり、ゲート領域２４とはゲートコンタクト３２を介し、ソース領域１６及びベースコンタクト領域１８とは、絶縁膜２０を介してその上面に備えられる。上述したように、この第２メタル層３４は、ゲートコンタクト３２とは一体として形成されていてもよい。なお、図に示されるように、ゲート領域２４とは、部分的に絶縁膜２０を介して備えられていてもよい。図１に示すように、第２メタル層３４は、フィールドプレート電極２２の上面には掛からないように形成されてもよい。
これら第１メタル層３０及び第２メタル層３４は、図２（ａ）及び図２（ｂ）に示すように、ドレイン層１０からの距離が同等になるように、同一の層に相互に絶縁されて形成されていてもよい。
層間絶縁膜３６は、第１メタル層３０及び第２メタル層３４により形成されるメタル層において、第２メタル層３４の上面及び第２メタル層３４の周囲にある絶縁膜２０の上面に選択的に備えられる絶縁膜である。この層間絶縁膜３６は、第２メタル層３４と、第３メタル層３８とを絶縁する機能を有する。
第３メタル層３８は、第１メタル層３０及び第２メタル層３４により形成されるメタル層において、第１メタル層３０の上面、及び、第２メタル層３４とは層間絶縁膜３６を介してその上面に備えられる。この構造から分かるように、第３メタル層３８は、第１メタル層３０と選択的に接続される。すなわち、第３メタル層３８は、第１メタル層３０、ひいては、ソース領域等に電圧を印加するための電極としての機能を有する。
以上説明したように、半導体装置１は、ドレイン層１０の上面に、ドリフト層１２が形成され、ドリフト層１２の上面にベース領域１４が形成される。ベース領域１４の上面には、ソース領域１６と、選択的にベースコンタクト領域１８とが形成される。これらにより形成されている半導体層を、複数のトレンチ５０が、図１に示すように第１方向及び第２方向に関しては格子状に、ソース領域１６の上面からベース領域１４を貫通し、ドリフト層１２に到達するように、第３方向に沿って形成される。
トレンチ５０の内側には、その内壁に沿うように、ゲート領域２４が絶縁膜２０を介して形成され、そのゲート領域２４の内側に、フィールドプレート電極２２が絶縁膜２０を介して形成される。図２（ｂ）に示すように、ゲート領域２４は、第３方向においてフィールドプレート電極２２の形成される長さよりも短く形成される。さらに、ゲート領域２４は、ベース領域１４よりもドレイン層１０方向に深く形成されてもよい。
なお、図２乃至図１４においては、ソース領域１６と、ゲート領域２４は、その上面が同等の高さになるように形成されているがこれには限られない。例えば、ソース−ゲート間の容量が大きくなることを回避するために、ソース領域１６の下面と同等の高さにゲート領域２４の上面が位置するように形成されていてもよいし、ゲート領域２４の上面の位置がそれよりさらに下方にずれていてもよい。
ソース領域１６、ベースコンタクト領域１８、フィールドプレート電極２２、ゲート領域２４の上面には、絶縁膜２０が形成され、それぞれの存在する領域へと電圧を印加するためのコンタクトが選択的に形成される。そして、それぞれのコンタクトに接続するメタル層が絶縁膜２０の上面に形成される。
ソースに電圧を印加するソース電極となる第３メタル層３８の下面と、ソース領域１６、ベースコンタクト領域１８及びフィールドプレート電極２２へと接続するコンタクトの上面と、に接触するように、第１メタル層が図１に示すように形成される。一方で、ゲートに電圧を印加するゲート電極となる第２メタル層３４は、ゲートコンタクト３２の上面と接触し、第３メタル層３８とは電気的に接続されないよう層間絶縁膜３６を介して、図１に示すように選択的に形成される。
図３（ａ）及び図３（ｂ）は、図１におけるＣ−Ｃ断面図及びＤ−Ｄ断面図をそれぞれ示す図である。すなわち、図３（ａ）は、ゲートコンタクト３２の備えられる断面を、図３（ｂ）は、第２ソースコンタクト２８の備えられる断面を示す図である。
図２（ａ）及び図３（ａ）が示すように、ゲート領域２４は、トレンチ５０の内側を周回するように、トレンチ５０の内壁と絶縁膜２０を介して備えられる。第２メタル層３４は、第１方向に沿って、第１メタル層３０及び第３メタル層３８とは絶縁膜を介してゲートコンタクト３２と接続するように備えられる。
図２（ｂ）及び図３（ｂ）が示すように、フィールドプレート電極２２は、ゲート領域２４の内側に、第２方向に延伸するように絶縁膜２０を介して備えられる。フィールドプレート電極２２の上面には、絶縁膜２０が備えられ、当該絶縁膜２０に、選択的に第２ソースコンタクト２８が備えられる。第１メタル層３０は、第１方向に連続するように、第２方向には、第２メタル層３４が存在する領域において絶縁されるように備えられ、その上面は、第３メタル層３８と接続される。
これら、図２（ａ）、図２（ｂ）、図３（ａ）及び図３（ｂ）が示すように、ドリフト層１２の上面は、トレンチ５０が備えられる領域以外の領域において、ベース領域１４が備えられ、ベース領域１４の上面には、ソース領域１６が備えられる。ソース領域１６の２つのトレンチ５０の間において、ベースコンタクト領域１８が選択的に第２方向に延伸するように備えられる。
このように、第２方向に沿ったトレンチ５０の間の領域において、ベース領域１４とソース領域１６とが形成される。例えば、トレンチ５０が第２方向に沿って連続的に延伸している場合に比べて、ベース領域１４とソース領域１６の領域を、トレンチ５０が途切れている領域の分だけ広くとることが可能となる。
図４（ａ）及び図４（ｂ）は、トレンチ５０内の構造をさらに詳しく説明するための断面図であり、図２（ａ）におけるＥ−Ｅ断面及びＦ−Ｆ断面をそれぞれ示す図である。
Ｅ−Ｅ断面においては、上述したように、トレンチ５０の内壁に沿って、ゲート領域２４が絶縁膜２０を介して形成され、周回しているゲート領域２４の内側に、フィールドプレート電極２２が絶縁膜２０を介して形成される。Ｆ−Ｆ断面においては、ゲート領域２４が存在しない領域であるので、トレンチ５０内に、フィールドプレート電極２２が絶縁膜２０を介して形成される。
以上のように、本実施形態によれば、半導体装置１は、フィールドプレート電極２２を備えてドリフト層１２の空乏化を容易に行える縦型トレンチ構造を保持しつつも、複数のトレンチ５０をドットパターン、すなわち、格子状に並べることにより、ドリフト層１２、ベース領域１４及びソース領域１６を広くとることが可能となる。特に、ドリフト層１２は、トレンチで区切られることなく、一体として形成される。この結果、フィールドプレート電極２２によるオン抵抗の減少効果を得ることができるとともに、ドリフト層の領域を大きくとることが可能となるので、さらにドリフト層１２における抵抗を低減することが可能となる。これは、第２方向に沿ったトレンチ５０間における領域にもベース領域１４を設けることが可能となり、当該領域にもキャリアが流れるためのチャネルを形成することが可能となるためである。
レイアウト上で考えた場合、例えば、トレンチ５０が直方体の領域であると仮定し、第１方向に沿ったトレンチ５０のピッチを３．０ｕｍ、トレンチ５０間の距離を１．２ｕｍ、第２方向に沿ったトレンチ５０のピッチを４．０ｕｍ、トレンチ５０間の距離を１．２ｕｍとすると、ドリフト層１２の平面視における面積は、第２方向に沿って連続的にトレンチ５０が存在する場合と比較して、３．０×４．２の単位セルあたり、（１．２×４．０＋（３．０−１．２）×１．２）／（１．２×３．０）＝１．４５倍となる。ドリフト層１２における抵抗は、この逆数である、０．６９倍となる。ドリフト層１２における抵抗がオン抵抗の６８％であるとすると、半導体装置１全体としての抵抗は、０．６８×（１−０．６９）＝０．２１倍となり、オン抵抗が約２１％削減することが可能となる。
さらに、上記のように、トレンチの体積を減少させることが可能であるので、ウエハの反りを改善することもできる。
上記において、第１導電型がｎ型であるとして説明されているが、第１導電型は、ｐ型であってもよい。この場合、第２導電型がｎ型となる。ｎ型である場合、不純物としては、例えば、ヒ素（Ａｓ）、リン（Ｐ）等が上げられる。ｐ型である場合、不純物としては、例えば、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２ ＋）等が上げられる。
いずれの場合においても、ドレイン層１０、ドリフト層１２、ベース領域１４、ソース領域１６の主成分は、例えば、ケイ素（Ｓｉ）である。フィールドプレート電極２２、ゲート領域２４の主成分は、例えば、第１導電型の不純物を含むポリシリコン、アモルファスシリコン等である。絶縁膜２０の主成分は、例えば、酸化ケイ素（ＳｉＯ２）である。
なお、以上のような構造は、ＳＥＭ又はＴＥＭ等の高い倍率で試料を調査できる手法により断面を調べることによって確認することが可能である。断面は、例えば、メタル層を切り取った断面、すなわち、第１方向及び第２方向と水平な面によりメタル層及び絶縁膜２０を切り取った断面を確認することにより、トレンチ５０の配置を確認することが可能である。また、第１方向及び第３方向、又は、第２方向及び第３方向に水平な面により切り取った断面を確認することにより、トレンチ５０内の構造を確認することが可能となる。
（製造方法）
以下、本実施形態に係る半導体装置１の製造過程について説明する。以下、図５乃至図１４において、（ａ）は、Ａ−Ａ断面、（ｂ）は、Ｂ−Ｂ断面、（ｃ）は、Ｃ−Ｃ断面、（ｄ）は、Ｄ−Ｄ断面を示す断面図である。
まず、ｎ＋型のドレイン層１０の上面にドレイン層１０よりも不純物濃度の低いｎ型のドリフト層１２が形成された半導体基板を準備する。そして、ドリフト層１２の上面にレジストを形成し、エッチングを行うことによりトレンチ５０を選択的に形成する。トレンチ５０は、例えば、ドライエッチングにより形成される。その後、レジストを除去することにより、図５に示すように、ドリフト層１２にトレンチ５０が形成される。レジストの形成及び除去の手法は、特に限定されない。
図５（ａ）及び図５（ｂ）と、図５（ｃ）及び図５（ｄ）とを比較すると、トレンチ５０の第１方向の幅と、第２方向の幅は、大きな差があるが、これには限られず、同等の幅を有しているトレンチ５０であっても構わない。本実施形態においては、フィールドプレート電極２２をこのトレンチ５０内に形成するため、第２方向の幅が第１方向の幅と比較して大きくなっている。
次に、図６に示すように、絶縁膜６０をトレンチ５０の内壁及びドリフト層１２の上面に形成する。絶縁膜６０は、例えば、熱酸化法又はＣＶＤ（Chemical Vapor Deposition）により形成される。そして、形成された絶縁膜６０の上面に、トレンチ５０内に絶縁膜６０を介してフィールドプレート電極２２となるポリシリコンを備える半導体膜６２を形成する。
この半導体膜６２は、例えば、ＣＶＤにより絶縁膜６０の内壁及び上面に形成した後、リン（Ｐ）等の不純物を形成したポリシリコンに拡散させることにより形成される。例えば、熱拡散又はイオン注入によりポリシリコン内に不純物を拡散させることにより、半導体膜６２が形成される。
図６（ａ）乃至図６（ｄ）に示すように、この過程により、トレンチ５０内に、第２方向に沿って選択的に、絶縁膜６０を介して半導体膜６２が形成される。
次に、図７に示すように、半導体膜６２のエッチングを行い、エッチバックすることにより、トレンチ５０内に、絶縁膜６０を介して、半導体膜６２から形成されたフィールドプレート電極２２を形成する。このエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）、ＣＤＥ（Chemical Dry Etching）又はＣＭＰ（Chemical Mechanical Polishing）により行われる。
次に、図８に示すように、絶縁膜６０のエッチングを行い、ゲート領域２４のための空間を形成する。このエッチングは、例えば、ウェットエッチングにより絶縁膜６０を選択的にエッチングして行われる。絶縁膜６０のエッチングを行うことにより、図８（ｂ）及び図８（ｄ）に示すように、フィールドプレート電極２２が絶縁膜６０から突き出ているような形となる。
次に、図９に示すように、再び絶縁膜を熱酸化法等により形成することにより、絶縁膜６０の領域を広げる。新たに形成された絶縁膜によってトレンチ５０内壁を含むドリフト層１２及びフィールドプレート電極２２を覆われ、ドリフト層１２及びフィールドプレート電極２２と、ゲート領域２４とが絶縁される。
この絶縁膜６０の上に、さらに、ゲート領域２４となるポリシリコンを備える半導体膜６４を形成する。この半導体膜６４は、例えば、ＣＶＤにより形成される。さらに、半導体膜６４を形成するポリシリコンに、リン（Ｐ）等の不純物を、例えば、熱拡散又はイオン注入により拡散させる。
次に、図１０に示すように、半導体膜６４のエッチングを行い、エッチバックすることにより、トレンチ５０内に、トレンチ５０内壁及びフィールドプレート電極２２との間に、絶縁膜６０を介して、ゲート領域２４を形成する。このエッチングは、例えば、ＲＩＥ、ＣＤＥ又はＣＭＰにより行われる。
次に、図１１に示すように、各種拡散領域を形成する。まず、ベース領域１４を形成する。ベース領域１４は、例えば、イオン注入をすることにより行われる。ドリフト層１２の上面に、ドリフト層１２のｎ型不純物の濃度を上回る濃度のｐ型不純物（Ｂ＋、ＢＦ２ ＋等）を、ベース領域１４を形成する深さまで注入する。
続いて、形成されたベース領域１４の上面から、ベース領域１４のｐ型不純物の濃度を上回る濃度のｎ型不純物（Ｐ＋、Ａｓ＋等）を、ソース領域１６を形成する深さまで注入する。このように、ｐ型のベース領域１４及びｎ＋型のソース領域１６が形成される。
続いて、形成されたソース領域１６の上面から選択的に、ソース領域１６のｎ型不純物の濃度を上回る濃度のｐ型不純物（Ｂ＋、ＢＦ２ ＋等）を、ベース領域１４まで到達する深さまで注入する。この結果、ソース領域１６内に選択的に、ベース領域１４まで到達するｎ＋型のベースコンタクト領域１８が形成される。図１１（ａ）乃至図１１（ｄ）に示すように、ベースコンタクト領域１８は、第１方向に沿ったトレンチ５０の間のソース領域１６内に選択的に第２方向に沿って形成される。なお、このベースコンタクト領域１８を形成する際に、形成する以外の部分にレジストを形成して注入してもよいし、レジストを形成せずにベースコンタクト領域１８を形成する領域に選択的にイオン注入をするようにしてもよい。
次に、図１２に示すように、絶縁膜２０及び各領域へのコンタクト領域を形成する。まず、ＣＶＤ又は熱酸化法等により絶縁膜６０上に新たに絶縁膜を堆積し、半導体層における絶縁膜２０が形成される。
続いて、電圧を印加する各領域に対するコンタクトを形成するための空間を形成する。この空間は、例えば、絶縁膜２０上にマスクを選択的に形成し、絶縁膜２０を選択的にエッチングすることにより形成される。マスクは、例えば、フォトリソグラフィにより形成される。エッチングは、例えば、ＲＩＥ等のドライエッチングにより行われる。そして、マスクを除去することにより、図１２のように、コンタクトを形成するための空間６６、６８、７０が形成される。
図１２（ｂ）に示すように、ベースコンタクト領域１８の上面及びこれに隣接するソース領域１６の上面の一部が露出するように、空間６６を形成される。図１２（ｂ）及び図１２（ｄ）に示すように、フィールドプレート電極２２の一部が露出するように、空間６８が形成される。図１２（ａ）及び図１２（ｃ）に示すように、ゲート領域２４の一部が露出するように、空間７０が形成される。
次に、図１３に示すように、各コンタクトの形成後、第１メタル層３０及び第２メタル層３４を形成する。まず、空間６６、６８、７０の下面、すなわち、各種半導体層の上面に、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の薄膜をスパッタリングにより成膜する。例えば、チタン薄膜をスパッタリングにより形成した後、形成されたチタン薄膜を覆うように、窒化チタン薄膜をスパッタリングにより形成する。これらのチタン／窒化チタン膜は、この後、適切なタイミングにおいてシリサイド反応させることにより、各種半導体膜の表面にチタンシリサイド（ＴｉＳｉ）を形成し、窒化チタンによりバリアメタルを形成する。このシリサイドを形成することにより、フィールドプレート電極２２、ベースコンタクト領域１８、ソース領域１６及びゲート領域２４と、メタル（コンタクトメタル）との間の低抵抗化を実現する。このシリサイドは、例えば、サリサイドにより形成されてもよい。
続いて、各種コンタクトとなるメタルを形成する。コンタクトを形成するメタルは、例えば、タングステン（Ｗ）である。このメタルは、例えば、ＣＶＤにより形成される。そして、このメタルを、例えば、ドライエッチングによりエッチバックすることにより、各種コンタクトを形成する。このように、空間６６、６８、７０に、それぞれ第１ソースコンタクト２６、第２ソースコンタクト２８、ゲートコンタクト３２が形成される。
続いて、第１メタル層３０及び第２メタル層３４となるメタルを形成する。このメタルは、例えば、アルミニウム（Ａｌ）又は銅（Ｃｕ）であり、スパッタリングにより形成される。
続いて、図１３（ｃ）及び図１３（ｄ）に示すように、第１メタル層３０と第２メタル層３４とを分離するように、絶縁膜を形成するための空間７２を、上記のメタルを選択的に除去することにより形成する。第１メタル層３０となる領域及び第２メタル層３４となる領域にマスクを選択的に形成し、メタルをエッチングすることにより形成される。マスクは、例えば、フォトリソグラフィにより形成される。マスクを形成した後、例えば、ＲＩＥによりメタルをエッチング形成する。そして、マスクを除去することにより、空間７２を形成する。
上記のメタル形成とエッチングの過程は、逆にしてもよい。すなわち、層間絶縁膜３６となる領域に、空間７２のためのマスクを形成した後に、メタルを形成し、その後にマスクを取り除くことにより、図１３のように形成することも可能である。
次に、図１４に示すように、第２メタル層３４の上面に選択的に層間絶縁膜３６を形成する。まず、第１メタル層３０及び第２メタル層３４の上面に絶縁膜を、例えば、ＣＶＤにより形成する。次に、第１メタル層３０の上面に層間絶縁膜３６が残るように、第２メタル層３４上に形成された絶縁膜を選択的に除去する。例えば、第１メタル層３０及びその周辺の層間絶縁膜３６となる領域にフォトリソグラフィによりマスクを形成し、その後、第２メタル層３４上に形成された絶縁膜をＲＩＥ等によりエッチングする。このように第１メタル層３０の上面とその周辺領域、及び、第１メタル層３０と第２メタル層３４との間に選択的に層間絶縁膜３６が形成される。
最後に、図２及び図３に示すように、第３メタル層３８を形成して、半導体装置１が形成される。まず、層間絶縁膜３６及び第２メタル層３４の上面に第３メタル層３８となるメタルを、例えば、スパッタリングにより形成する。その後、例えば、ＣＭＰによる平坦化を行う。続いて、後工程のために不要となるメタルをフォトリソグラフィでマスクをし、ＲＩＥ又はウェットエッチングにより除去してもよい。不要なメタルとは、例えば、ここまでの前工程に続く後工程において、ダイシングの際に除去することが好ましいチップ周辺等にあるメタルのことを言う。
（トレンチ配置例）
以下、トレンチ５０の配置等について変形例を示す。
図１５は、トレンチ５０内のゲート領域２４と第２メタル層３４を接続するゲートコンタクト３２を１つにした例を示すものである。このように、ゲートコンタクト３２は、複数ある必要はなく、１つであってもよい。また、図１５においてゲートコンタクト３２と、第２ソースコンタクト２８が第２方向に沿って同一直線上にある例を示したが、これには限られない。例えば、第２ソースコンタクト２８とは、第２方向において同一直線上にならないように、ずれた位置にゲートコンタクト３２を形成するようにしてもよい。
図１６は、トレンチ５０の配置を矩形格子状ではなく、斜方格子状にしたものである。このようにすることにより、前述した矩形格子状と同様のドリフト層１２の領域を確保することが可能となる。さらに、図１６の例によれば、ドリフト層１２、ベース領域１４及びソース領域１６を備える半導体層の配置が、図１の配置と比較すると、平滑化されている。図１の配置において、半導体層が十字に交わっている箇所が、各トレンチ５０の周囲に４箇所あるが、本変形例においては、このような十字の箇所が存在しないためである。このような配置にすることにより、半導体装置１全体としてチャネル及び空乏層が、より均等に形成することが可能となり、より低抵抗化の効果が得られる可能性がある。
図１７は、トレンチ５０の配置を図１６と同等のものとし、さらに、第２方向に隣接するトレンチ５０において、ゲートコンタクト３２が直線上に並ぶように配置したものである。このようにすることにより、図１６と同様の効果が得られるとともに、第１メタル層３０及び第２メタル層３４の形状を単純化することが可能となる。
図１８（ａ）乃至図１８（ｃ）は、トレンチ５０の配置及びトレンチ５０の形状についての別の例を示す図である。図１８（ａ）に示すように、トレンチ５０の形状は、六角形状であってもよい。このようにすると、例えば、図に示すように斜方格子状に並べた際に、領域によるドリフト層１２等の存在する広さをより均一にすることが可能となる。なお、図１８（ａ）に示すように、全ての列において同じ向きの六角形が並べられていてもよいし、これに限られず交互にトレンチ５０の向きを３０°変えるようにしてもよい。
図１８（ｂ）は、トレンチ５０の形状を円形にしたものである。このように円形にすることにより、配列の自由度を上げることも可能である。この場合、フィールドプレート電極２２も円形に形成されてもよい。フィールドプレート電極２２が円形に形成されることにより、トレンチ５０内におけるフィールドプレート電極２２と内壁との距離をほぼ均一に保つことが可能となるので、ドリフト層１２に与えるフィールドプレート電極２２の影響をより均等にすることが可能となる。また、正確に円形にする必要はなく、楕円形状をしていてもよい。
図１８（ｃ）は、トレンチ５０を矩形の面取りをした形状にしたものである。このように、正確に矩形でなくてもよい。プロセス等により正確に矩形形状を形成する必要がなく、より歩留まりを上げることが可能となる。また、面取り部分により、上記の円形状にした場合と同様に、フィールドプレート電極２２とドリフト層１２との距離を矩形の場合に比べて均等にすることが可能となる。図１８（ａ）に示す六角形状のものを面取りするようにしてもよい。
なお、上記に示した形状は、一例として示したものであり、トレンチ５０の形状はこれには限られない。それぞれのトレンチ５０が他のトレンチ５０と独立して形成され、フィールドプレート電極２２、ゲート領域２４及びソースコンタクト等が同様に形成されるものであれば、本発明の実施形態を超えるものではない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、当然のことながら、本発明の要旨の範囲内で、これらの実施の形態を部分的に適宜組み合わせることも可能である。
１：半導体装置、１０：ドレイン層、１２：ドリフト層、１４：ベース領域、１６：ソース領域、１８：ベースコンタクト領域、２０：絶縁膜、２２：フィールドプレート電極、２４：ゲート領域、２６：第１ソースコンタクト、２８：第２ソースコンタクト、３０：第１メタル層、３２：ゲートコンタクト、３４：第２メタル層、３６：層間絶縁膜、３８：第３メタル層、５０：トレンチ

Claims (8)

  1. 第１方向及びこれに交差する第２方向に拡がる第１導電型のドレイン層と、
    前記ドレイン層の前記第１方向及び前記第２方向に交差する第３方向における一方の面である表面に形成される、第１導電型のドリフト層と、
    前記ドリフト層の表面に形成される、第２導電型のベース領域と、
    前記ベース領域の表面に形成される、第１導電型のソース領域と、
    前記第１方向及び前記第２方向にアレイ状に形成されるトレンチであって、前記ソース領域の表面から前記第３方向に沿って前記ベース領域を貫通して前記ドリフト層に到達する、複数のトレンチと、
    前記第２方向に沿って連続的に前記トレンチが存在しない領域において、前記第２方向に沿って形成されるベースコンタクト領域であって、前記ソース領域内に前記トレンチと隣接せずに、前記ソース領域の表面から前記ベース領域へと接続するように形成される、第２導電型のベースコンタクト領域と、
    それぞれの前記トレンチの内壁に沿って、当該内壁と絶縁膜を介して前記トレンチ内にその表面から形成される、複数のゲート領域と、
    それぞれの前記ゲート領域の内側に前記ゲート領域と絶縁膜を介して前記トレンチ内にその表面から前記第３方向に沿って形成され、前記第３方向において前記ゲート領域よりも長く形成される、複数のフィールドプレート電極と、
    を備える半導体装置。
  2. 前記ドリフト層、前記トレンチ、前記ソース領域及び前記ベースコンタクト領域と層間絶縁膜を介して前記第３方向に積層されて形成される、第１メタル層及び第２メタル層であって、
    前記ベースコンタクト領域及び前記ソース領域と第１ソースコンタクトを介して接続され、それぞれの前記フィールドプレート電極と第２ソースコンタクトを介して接続される、第１メタル層と、
    前記第１メタル層と絶縁膜を介して形成され、それぞれの前記ゲート領域とゲートコンタクトを介して接続される、第２メタル層と、
    前記第１メタル層とは接続され、かつ、前記第２メタル層とは絶縁膜を介して絶縁されるように、前記第１メタル層及び前記第２メタル層の前記第３方向に積層されて形成される、第３メタル層と、
    をさらに備える請求項１に記載の半導体装置。
  3. 前記トレンチは、矩形格子状又は斜方格子状に配置されている、請求項１又は請求項２に記載の半導体装置。
  4. 前記第１方向及び前記第２方向と、前記第３方向は、略直交する、請求項１乃至請求項３のいずれかに記載の半導体装置。
  5. 前記ベースコンタクト領域は、前記第１方向に沿ったトレンチ同士の間に、前記第２方向に延伸するように形成される、請求項１乃至請求項４のいずれかに記載の半導体装置。
  6. 前記第１方向と、前記第２方向とは、略直交し、
    前記トレンチは、前記第１方向及び前記第２方向に辺を有し、前記第２方向に延びた辺が前記第１方向に延びた辺よりも長い、矩形状のトレンチであり、
    前記フィールドプレート電極は、前記トレンチにおいて、前記第２方向に沿って形成されている、請求項１乃至請求項５のいずれかに記載の半導体装置。
  7. 前記トレンチは、六角形状、円状、楕円状、又は、矩形若しくは六角形を面取りした形状である、請求項１乃至請求項５のいずれかに記載の半導体装置。
  8. 第１方向及びこれに交差する第２方向に拡がる第１導電型のドレイン層と、
    前記ドレイン層の前記第１方向及び前記第２方向に交差する第３方向における一方の面である表面に形成される、第１導電型のドリフト層と、
    前記ドリフト層の表面に形成される、第２導電型のベース領域と、
    前記ベース領域の表面に形成される、第１導電型のソース領域と、
    前記ドリフト層、前記ベース領域及び前記ソース領域と、前記第１方向及び前記第２方向において絶縁体を介して他の領域とは分離されて独立に形成されるトレンチであって、前記ソース領域の表面から前記第３方向に沿って前記ベース領域を貫通して前記ドリフト層に到達する、トレンチと、
    前記トレンチの内壁に沿って、当該内壁と絶縁膜を介して前記トレンチ内にその表面から形成される、ゲート領域と、
    前記ゲート領域の内側に前記ゲート領域と絶縁膜を介して前記トレンチ内にその表面から前記第３方向に沿って形成され、前記第３方向において前記ゲート領域よりも長く形成される、フィールドプレート電極と、
    を備える半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023176118A1 (ja) * 2022-03-14 2023-09-21 ローム株式会社 半導体装置
JP7490597B2 (ja) 2021-03-05 2024-05-27 株式会社東芝 半導体装置およびその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI752512B (zh) * 2020-05-29 2022-01-11 國立陽明交通大學 溝槽式電晶體及其製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083963A (ja) * 2000-06-30 2002-03-22 Toshiba Corp 半導体素子
JP2009038318A (ja) * 2007-08-03 2009-02-19 Toshiba Corp 半導体装置
JP2013115158A (ja) * 2011-11-28 2013-06-10 Hitachi Ltd ４ｈ−ＳｉＣ半導体素子及び半導体装置
JP2015103611A (ja) * 2013-11-22 2015-06-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2015115611A (ja) * 2013-12-13 2015-06-22 パワー・インテグレーションズ・インコーポレーテッド 円柱形領域をもつ縦型トランジスタ装置構造

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0405325D0 (en) * 2004-03-10 2004-04-21 Koninkl Philips Electronics Nv Trench-gate transistors and their manufacture
KR20100067874A (ko) * 2008-12-12 2010-06-22 주식회사 동부하이텍 모스펫 소자
JP2013062344A (ja) * 2011-09-13 2013-04-04 Toshiba Corp 半導体装置およびその製造方法
JP2013065774A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置およびその製造方法
JP2014027182A (ja) 2012-07-27 2014-02-06 Toshiba Corp 半導体装置
JP2014120656A (ja) 2012-12-18 2014-06-30 Toshiba Corp 半導体装置
JP2015023166A (ja) 2013-07-19 2015-02-02 株式会社東芝 半導体装置
US9530882B1 (en) * 2015-11-17 2016-12-27 Force Mos Technology Co., Ltd Trench MOSFET with shielded gate and diffused drift region
DE102015121497B4 (de) * 2015-12-10 2022-01-27 Infineon Technologies Austria Ag Halbleitervorrichtung mit einem ersten gategraben und einem zweiten gategraben
US10418452B2 (en) * 2015-12-10 2019-09-17 Infineon Technologies Austria Ag Semiconductor device with different gate trenches
JP6416142B2 (ja) * 2016-03-11 2018-10-31 株式会社東芝 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083963A (ja) * 2000-06-30 2002-03-22 Toshiba Corp 半導体素子
JP2009038318A (ja) * 2007-08-03 2009-02-19 Toshiba Corp 半導体装置
JP2013115158A (ja) * 2011-11-28 2013-06-10 Hitachi Ltd ４ｈ−ＳｉＣ半導体素子及び半導体装置
JP2015103611A (ja) * 2013-11-22 2015-06-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2015115611A (ja) * 2013-12-13 2015-06-22 パワー・インテグレーションズ・インコーポレーテッド 円柱形領域をもつ縦型トランジスタ装置構造

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7490597B2 (ja) 2021-03-05 2024-05-27 株式会社東芝 半導体装置およびその製造方法
WO2023176118A1 (ja) * 2022-03-14 2023-09-21 ローム株式会社 半導体装置

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