JP2006228920A - 半導体装置 - Google Patents
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Abstract
【課題】 耐圧を向上させることが可能な半導体装置を提供することを目的とする。
【解決手段】 ドレイン領域61と、チャネル領域62と、ソース領域63と、ソース領域63の表面からチャネル領域62を貫通してドレイン領域61まで達するように形成されるトレンチ64内に深さ方向に対して垂直方向に2分割されて形成されるゲート電極2と、トレンチ64内の側壁とゲート電極2との間に形成されるゲート酸化膜3と、トレンチ内64の底部とゲート電極2との間に形成されゲート酸化膜3よりも厚く形成されるゲート酸化膜4と、2分割のゲート電極2の間全体に形成されるゲート酸化膜5とを備えて半導体装置1を構成する。
【選択図】 図1
【解決手段】 ドレイン領域61と、チャネル領域62と、ソース領域63と、ソース領域63の表面からチャネル領域62を貫通してドレイン領域61まで達するように形成されるトレンチ64内に深さ方向に対して垂直方向に2分割されて形成されるゲート電極2と、トレンチ64内の側壁とゲート電極2との間に形成されるゲート酸化膜3と、トレンチ内64の底部とゲート電極2との間に形成されゲート酸化膜3よりも厚く形成されるゲート酸化膜4と、2分割のゲート電極2の間全体に形成されるゲート酸化膜5とを備えて半導体装置1を構成する。
【選択図】 図1
Description
本発明は、絶縁ゲートによって生じる電界効果を有する半導体装置に関し、特には、チャネル領域よりも深く形成されたトレンチ内にゲート電極を備える半導体装置の構造に関する。
図5は、既存の半導体装置を示す図である。
図5に示す半導体装置60は、nチャネルのMOSFETであって、n−型の半導体からなり不図示の基板上に設けられるドレイン領域61と、p−型の半導体からなりドレイン領域61上に設けられるチャネル領域62と、n+型の半導体からなりチャネル領域62の表面に形成されるソース領域63と、ソース領域63の表面からチャネル領域62を貫通してドレイン領域61まで達するように形成されるトレンチ64内にゲート酸化膜65を介して形成されるゲート電極66と、トレンチ64内のゲート電極66間にゲート酸化膜67を介して形成されるフローティングゲート電極68とを備えて構成されている。なお、ドレイン領域61にはドレイン電極が配線され、ソース領域63にはソース電極が配線されるものとする。また、ゲート電極66とフローティングゲート電極68とが電気的に接続されていてもよい。
図5に示す半導体装置60は、nチャネルのMOSFETであって、n−型の半導体からなり不図示の基板上に設けられるドレイン領域61と、p−型の半導体からなりドレイン領域61上に設けられるチャネル領域62と、n+型の半導体からなりチャネル領域62の表面に形成されるソース領域63と、ソース領域63の表面からチャネル領域62を貫通してドレイン領域61まで達するように形成されるトレンチ64内にゲート酸化膜65を介して形成されるゲート電極66と、トレンチ64内のゲート電極66間にゲート酸化膜67を介して形成されるフローティングゲート電極68とを備えて構成されている。なお、ドレイン領域61にはドレイン電極が配線され、ソース領域63にはソース電極が配線されるものとする。また、ゲート電極66とフローティングゲート電極68とが電気的に接続されていてもよい。
上記半導体装置60は、いわゆる、縦型トレンチMOSFETと呼ばれるものであって、集積度を上げることができるためオン抵抗を小さくすることができるというメリットがある。
しかしながら、一般に、縦型トレンチMOSFETの半導体装置において、トレンチの底部のゲート酸化膜が薄いと、その半導体装置がオフのとき、トレンチの底部、特にコーナ部分に電界が集中し耐圧が低下してしまうという問題がある。
この問題に対して、上記半導体装置60では、トレンチ64の底部、特にコーナ部分のゲート酸化膜65を厚くすることにより、半導体装置60がオフのときのトレンチ64の底部のコーナ部分の電界集中を緩和し耐圧の低下を抑えている(例えば、特許文献1参照)。
また、同様に、耐圧の低下を抑えるために、横型トレンチMOSFETと呼ばれる半導体装置において、トレンチ内にフローティングゲート電極(第1のフィールドプレート及び第2のフィールドプレート)が形成されているものもある(例えば、特許文献2参照)。
特許第2753155号 (第2〜5頁、第1〜17図)
特開2003−8006号 (第3〜8頁、第1〜8図)
しかしながら、上記半導体装置60(または上記横型トレンチMOSFET)のように、フローティングゲート電極68がトレンチ64の底部の形状に沿って形成されていると、そのフローティングゲート電極68に電荷が蓄積したときトレンチ64の底部付近の電気特性が変動してしまうという問題がある。例えば、フローティングゲート電極68に負の電荷が蓄積する場合では、トレンチ64の底部の電位が下がりその分耐圧が下がってしまう。
また、フローティングゲート電極68の全域の電位は、ゲート電極66とほぼ同電位となるため、上記半導体装置60のように、フローティングゲート電極68がトレンチ64の底部の形状に沿って形成されていると、トレンチ64の底部付近の電位がゲート電極66の電位とほぼ同電位となる。そのため、トレンチ64の底部のコーナ部分に電界が集中することを緩和させる効果が得難く、耐圧を向上させるには至っていない。
そこで、本発明では、耐圧を向上させることが可能な半導体装置を提供することを目的とする。
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体装置は、第1の半導体領域と、前記第1の半導体領域と反対の導電型からなり前記第1の半導体領域の一方面側の所定領域に形成される第2の半導体領域と、前記第2の半導体領域と同じ導電型からなり前記第1の半導体領域の他方面側に形成される第3の半導体領域と、前記第2の半導体領域の表面から前記第1の半導体領域を貫通して前記第3の半導体領域まで達するように形成されるトレンチと、前記トレンチ内に深さ方向に対して垂直方向に2分割されて形成されるゲート電極と、前記トレンチ内の側壁と前記ゲート電極との間に形成される第1のゲート絶縁膜と、前記トレンチ内の底部と前記ゲート電極との間に形成され前記第1のゲート絶縁膜よりも厚く形成される第2のゲート絶縁膜と、前記各ゲート電極の間全体に形成される第3のゲート絶縁膜とを備えることを特徴とする。
すなわち、本発明の半導体装置は、第1の半導体領域と、前記第1の半導体領域と反対の導電型からなり前記第1の半導体領域の一方面側の所定領域に形成される第2の半導体領域と、前記第2の半導体領域と同じ導電型からなり前記第1の半導体領域の他方面側に形成される第3の半導体領域と、前記第2の半導体領域の表面から前記第1の半導体領域を貫通して前記第3の半導体領域まで達するように形成されるトレンチと、前記トレンチ内に深さ方向に対して垂直方向に2分割されて形成されるゲート電極と、前記トレンチ内の側壁と前記ゲート電極との間に形成される第1のゲート絶縁膜と、前記トレンチ内の底部と前記ゲート電極との間に形成され前記第1のゲート絶縁膜よりも厚く形成される第2のゲート絶縁膜と、前記各ゲート電極の間全体に形成される第3のゲート絶縁膜とを備えることを特徴とする。
このように、ゲート電極を2分割しているので、トレンチの中央付近にゲート電極がなくなる。そのため、半導体装置がオフのとき、トレンチの底部のコーナ部分からトレンチの底部の中央付近にいくにつれて徐々に電位が上がる。すなわち、トレンチの底部の中央付近の仮想電極に正の電圧を印加した場合とほぼ同等と考えられる。また、第2のゲート絶縁膜を第1のゲート絶縁膜よりも厚くしているので、トレンチの底部のコーナ部分の電界集中を緩和させることができる。これにより、ゲート電極を2分割にすることによるトレンチの底部のコーナ部分の電界集中を緩和することができる。また、フローティングゲート電極を備えていないため、トレンチの底部の電気特性が安定している。従って、上記半導体装置は、ゲート電極を2分割しない場合の半導体装置(フローティングゲート電極を備える半導体装置を含む)に比べて、トレンチの底部の中央付近の仮想電極に正の電圧を印加することができる分、トレンチの底部のコーナ部分の電界集中をゲート電極と仮想電極とにより分散させることができ、トレンチの底部のコーナ部分の電界集中を十分に緩和させることができる。そのため、上記半導体装置は、ゲート電極を2分割しない場合の半導体装置に比べて、耐圧を向上させることができる。
また、上記半導体装置において、前記第2のゲート絶縁膜は、前記第1のゲート絶縁膜の2〜3倍の厚さで形成されてもよい。
また、上記半導体装置において、前記ゲート電極は、前記第1のゲート絶縁膜の1.5〜3.5倍の厚さで形成されてもよい。
また、上記半導体装置において、前記ゲート電極は、前記第1のゲート絶縁膜の1.5〜3.5倍の厚さで形成されてもよい。
また、上記半導体装置において、前記ゲート電極は、前記ゲート電極の間隔が前記トレンチの幅の半分よりも大きく形成されてもよい。
このように、ゲート電極の間隔を広くすることにより、半導体装置がオフのときのトレンチの底部の中央付近の仮想電極の電位をさらに上昇させることができる。これにより、上記半導体装置は、トレンチの底部のコーナ部分の電界集中をさらに仮想電極側に分散させることができるので、ゲート電極を2分割しない場合の半導体装置に比べて、さらに耐圧を向上させることができる。
このように、ゲート電極の間隔を広くすることにより、半導体装置がオフのときのトレンチの底部の中央付近の仮想電極の電位をさらに上昇させることができる。これにより、上記半導体装置は、トレンチの底部のコーナ部分の電界集中をさらに仮想電極側に分散させることができるので、ゲート電極を2分割しない場合の半導体装置に比べて、さらに耐圧を向上させることができる。
また、上記半導体装置をMOSFETとし、前記第2の半導体領域を前記MOSFETのソース領域とし、前記第3の半導体領域を前記MOSFETのドレイン領域としてもよい。
また、上記半導体装置は、前記第1の半導体領域と同じ導電型からなり前記第3の半導体領域の前記第1の半導体領域の反対側に設けられる第4の半導体領域を備える、IGBTであってもよい。
本発明によれば、耐圧を向上させることができる。
以下、本発明の実施形態を図面を用いて説明する。
図1(a)は、本発明の実施形態の半導体装置を示す図である。なお、図1(a)において、図5に示す構成と同じ構成には同じ符号を付している。
図1(a)は、本発明の実施形態の半導体装置を示す図である。なお、図1(a)において、図5に示す構成と同じ構成には同じ符号を付している。
図1(a)に示すように、半導体装置1は、nチャネルの縦型トレンチMOSFETであって、ドレイン領域61(第3の半導体領域)と、チャネル領域62(第1の半導体領域)と、ソース領域63(第2の半導体領域)と、ソース領域63の表面からチャネル領域62を貫通してドレイン領域61まで達するように形成されるトレンチ64内に深さ方向に対して垂直方向に2分割されて形成されるゲート電極2と、トレンチ64内の側壁とゲート電極2との間に形成されるゲート酸化膜3(第1のゲート絶縁膜)と、トレンチ64内の底部とゲート電極2との間に形成されるゲート酸化膜4(第2のゲート絶縁膜)と、2分割のゲート電極2の間全体に形成されるゲート酸化膜5(第3のゲート絶縁膜)とを備えて構成されている。なお、ドレイン領域61にはドレイン電極が配線され、ソース領域63にはソース電極が配線され、ゲート電極2には制御信号が入力される制御電極が配線されるものとする。
上記半導体装置1の特徴とする点は、ゲート電極2がトレンチ64内でゲート酸化膜5のみを介してトレンチ64の深さ方向に対して垂直方向に2分割され、ゲート酸化膜4がゲート酸化膜3よりも厚く形成されている点である。
図1(b)は、図1(a)に示す半導体装置1を上から見た図である。また、図1(c)は、図1(b)に示すX1−X2断面を示す図である。なお、図1(b)及び図1(c)において、図1(a)に示す構成と同じ構成には同じ符号を付している。また、図1(c)は、上記制御電極がゲート電極2の上に形成されているものを示している。
図1(b)及び図1(c)に示すように、ゲート電極2は、トレンチ64の端に設けられるコンタクト領域6において、ポリシリコンなどで形成された半導体領域7を介してアルミニウムなどで形成された制御電極8に電気的に接続されている。なお、図1(c)において、9は絶縁体を示している。
次に、ゲート電極2の形成方法の一例を説明する。なお、トレンチ64が形成された直後のゲート電極2の形成方法とする。
まず、熱酸化などによりトレンチ64内の側壁及び底部にゲート酸化膜4を厚めに形成する。
まず、熱酸化などによりトレンチ64内の側壁及び底部にゲート酸化膜4を厚めに形成する。
次に、トレンチ64の底部のゲート酸化膜4を残してトレンチ64の側壁のゲート酸化膜4を取り除く。
次に、熱酸化などによりトレンチ64内の側壁にゲート酸化膜3を形成する。
次に、熱酸化などによりトレンチ64内の側壁にゲート酸化膜3を形成する。
次に、CVD(Chemical Vapor Deposition)法などによりゲート酸化膜3、4内にポリシリコンを埋め込む。
次に、ポリシリコン中央部を所定の幅でエッチングする。
次に、ポリシリコン中央部を所定の幅でエッチングする。
そして、エッチングしたポリシリコン内に熱酸化などによりゲート酸化膜5を形成する。
このように構成された半導体装置1は、ゲート電極2及びゲート酸化膜4のそれぞれの厚さの組み合わせによって半導体装置1がオフのときのトレンチ64周辺の電界強度や電位が変化する。
このように構成された半導体装置1は、ゲート電極2及びゲート酸化膜4のそれぞれの厚さの組み合わせによって半導体装置1がオフのときのトレンチ64周辺の電界強度や電位が変化する。
図2は、半導体装置1がオフのときのトレンチ64周辺の電界強度分布を示す図である。また、図3は、半導体装置1がオフのときのトレンチ64周辺の電位分布を示す図である。また、図4は、図3に示す「No.4」の電位分布図の拡大図である。なお、図2に示す「No.0」〜「No.7」の各電界強度分布図は、ゲート電極2及びゲート酸化膜4のそれぞれの厚さの組み合わせを変えながらドレイン−ソース間に所定の電圧をかけたときのトレンチ64周辺の電界強度を示している。また、図3に示す「No.0」〜「No.7」の各電位分布図は、ゲート電極2及びゲート酸化膜4のそれぞれの厚さの組み合わせを変えながらドレイン−ソース間に所定の電圧をかけたときのトレンチ64周辺の電位を示している。また、図2及び図3に示す各トレンチ64は、中央から半分を示している。また、図2及び図3に示す「No.0」〜「No.3」の各ゲート電極10は、2分割されていないゲート電極とする。また、図2及び図3に示す「No.0」〜「No.7」の各ゲート酸化膜3の厚さは、全て同じものとする。また、図2及び図3に示す「No.0」〜「No.7」の各ゲート酸化膜4の厚さA0〜A7は、(A0=A3)=ゲート酸化膜3の厚さ、(A0=A3)<(A1=A4=A5)<(A2=A6=A7)とする。また、図2及び図3に示す「No.3」〜「No.7」の各ゲート電極2の厚さB3〜B7は、(B3=B4=B6)<(B5=B7)とする。
図2に示すように、「No.0」や「No.3」に示す電界強度分布図は、その他の電界強度分布図と比べて、トレンチ64の底部のコーナ部分の電界強度を示す2つの等電界面のうち外側の等電界面がトレンチ64の底部まで大きく広がっている。すなわち、「No.1」、「No.2」、及び「No.4」〜「No.7」に示す各電界強度分布図は、「No.0」や「No.3」に示す各電界強度分布図と比べて、トレンチ64の底部のコーナ部分の電界集中が緩和されている。
これにより、ゲート酸化膜4をゲート酸化膜3よりも厚く形成すると、トレンチ64の底部のコーナ部分の電界集中が緩和されることがわかる。
また、図3に示すように、「No.3」〜「No.7」に示す各電位分布図は、その他の電位分布図と比べて、トレンチ64の底部の中央付近の等電位面が表面側(図3の上方)に持ち上げられている。これは、図4に示す破線Cに位置する仮想電極に正の電圧が印加されている状態とほぼ同等と考えることができる。
また、図3に示すように、「No.3」〜「No.7」に示す各電位分布図は、その他の電位分布図と比べて、トレンチ64の底部の中央付近の等電位面が表面側(図3の上方)に持ち上げられている。これは、図4に示す破線Cに位置する仮想電極に正の電圧が印加されている状態とほぼ同等と考えることができる。
これにより、ゲート電極2をトレンチ64の深さ方向に対して垂直方向に2分割して形成すると、トレンチ64の底部の中央付近の仮想電極に正の電圧を印加させることができるので、トレンチ64の底部のコーナ部分の電界集中をゲート電極2と仮想電極とにより分散させることができ、その分トレンチ64の底部のコーナ部分の電界集中を緩和させることができる。
また、図3に示す「No.3」、「No.4」、及び「No.6」のように、「No.5」や「No.7」と比べて、ゲート電極2を薄くすることにより、ゲート電極2の底部をトレンチ64の底部の中央から遠ざけることができる。そのため、図3に示すように、「No.3」、「No.4」、及び「No.6」は、「No.5」や「No.7」と比べて、トレンチ64の底部の中央付近の電位が上がっている。
これにより、ゲート電極2を薄くすると、トレンチ64の底部の中央付近の仮想電極の電位がさらに上がるので、トレンチ64の底部のコーナ部分の電界集中がさらに仮想電極側に分散され、トレンチ64の底部のコーナ部分の電界集中がより緩和される。
表1は、図2及び図3の「No.0」〜「No.7」におけるゲート電極2とゲート酸化膜3のそれぞれの厚さの組み合わせの一例を示す表である。なお、チャネル領域62の深さ(図1(a)に示すD)を2.5[μm]とし、トレンチ64の厚さ(図1(a)に示すE)を1.3[μm]とし、トレンチ64の間隔(図1(a)に示すF)を2.7[μm]とする。
例えば、表1に示すように、「No.0」におけるゲート酸化膜3の厚さA0は0.1[μm]とする。また、「No.1」におけるゲート酸化膜3の厚さA1を0.2[μm]とする。また、「No.2」におけるゲート酸化膜3の厚さA2は0.3[μm]とする。また、「No.3」におけるゲート酸化膜3の厚さA3は0.1[μm]とし、ゲート電極2の厚さB3は0.15[μm]とする。また、「No.4」におけるゲート酸化膜3の厚さA4は0.2[μm]とし、ゲート電極2の厚さB4は0.15[μm]とする。また、「No.5」におけるゲート酸化膜3の厚さA5は0.2[μm]とし、ゲート電極2の厚さB5は0.35[μm]とする。また、「No.6」におけるゲート酸化膜3の厚さA6は0.3[μm]とし、ゲート電極2の厚さB6は0.15[μm]とする。また、「No.7」におけるゲート酸化膜3の厚さA7は0.3[μm]とし、ゲート電極2の厚さB7は0.35[μm]とする。
このように、上記半導体装置1は、ゲート酸化膜5を介してトレンチ64の深さ方向に対して垂直方向にゲート電極2を2分割しているので、トレンチ64の中央付近にゲート電極がなくなっている。そのため、トレンチ64の底部のコーナ部分からトレンチ64の底部の中央付近にいくにつれて徐々に電位が上がる。すなわち、トレンチ64の底部の中央付近の仮想電極に正の電圧を印加した場合とほぼ同等と考えることができる。また、ゲート酸化膜4をゲート酸化膜3よりも厚くしているので、トレンチ64の底部のコーナ部分の電界集中が緩和される。これにより、ゲート電極を2分割にすることによるトレンチ64の底部のコーナ部分の電界集中を緩和することができる。また、上記半導体装置1は、図5に示す半導体装置60のように、フローティングゲート電極68を備えていないため、トレンチ64の底部の電気特性が安定している。従って、上記半導体装置1は、ゲート電極2を2分割しない場合の半導体装置(フローティングゲート電極68を備える半導体装置60を含む)に比べて、トレンチ64の底部の中央付近の仮想電極に正の電圧を印加させることができる分、トレンチ64の底部のコーナ部分の電界集中をゲート電極2と仮想電極とにより分散させることができ、トレンチ64の底部のコーナ部分の電界集中を十分に緩和させることができる。そのため、上記半導体装置1は、ゲート電極2を2分割しない場合の半導体装置に比べて、耐圧を向上させることができる。
また、上記半導体装置1は、ゲート電極2を薄くすることにより、ゲート電極2の間隔が広くなり底部をトレンチ64の底部の中央から遠ざけることができるので、トレンチ64の底部の中央付近の電位がドレイン電極に引きずられ、トレンチ64の底部の中央付近の仮想電極の電位をさらに上昇させることができる。これにより、上記半導体装置1は、トレンチ64の底部のコーナ部分の電界集中をさらに仮想電極側に分散させることができるので、トレンチ64の底部のコーナ部分の電界集中をさらに緩和させることができる。すなわち、ゲート電極2の間隔がトレンチ64の幅の半分よりも大きいと、トレンチ64の底部のコーナ部分の電界集中がより緩和される。そのため、上記半導体装置1は、ゲート電極2を2分割しない場合の半導体装置に比べて、さらに耐圧を向上させることができる。
なお、上記実施形態の半導体装置1は、nチャネルの縦型トレンチMOSFETであるが、pチャネルの縦型トレンチMOSFETとして構成してもよい。
また、上記実施形態の半導体装置1は、MOSFETであるが、ドレイン領域61のチャネル領域62の反対側にp型の半導体領域(第4の半導体領域)を設けることにより、IGBT(Insulated Gate Bipolar Transistor)として構成してもよい。
また、上記実施形態の半導体装置1は、MOSFETであるが、ドレイン領域61のチャネル領域62の反対側にp型の半導体領域(第4の半導体領域)を設けることにより、IGBT(Insulated Gate Bipolar Transistor)として構成してもよい。
また、上記ゲート酸化膜3〜5は、それぞれ、チッ化膜であってもよい。
1 半導体装置
2 ゲート電極
60 半導体装置
61 ドレイン領域
62 チャネル領域
63 ソース領域
64 トレンチ
65 ゲート酸化膜
66 ゲート電極
67 ゲート酸化膜
68 フローティングゲート電極
2 ゲート電極
60 半導体装置
61 ドレイン領域
62 チャネル領域
63 ソース領域
64 トレンチ
65 ゲート酸化膜
66 ゲート電極
67 ゲート酸化膜
68 フローティングゲート電極
Claims (6)
- 第1の半導体領域と、
前記第1の半導体領域と反対の導電型からなり前記第1の半導体領域の一方面側の所定領域に形成される第2の半導体領域と、
前記第2の半導体領域と同じ導電型からなり前記第1の半導体領域の他方面側に形成される第3の半導体領域と、
前記第2の半導体領域の表面から前記第1の半導体領域を貫通して前記第3の半導体領域まで達するように形成されるトレンチと、
前記トレンチ内に深さ方向に対して垂直方向に2分割されて形成されるゲート電極と、
前記トレンチ内の側壁と前記ゲート電極との間に形成される第1のゲート絶縁膜と、
前記トレンチ内の底部と前記ゲート電極との間に形成され前記第1のゲート絶縁膜よりも厚く形成される第2のゲート絶縁膜と、
前記各ゲート電極の間全体に形成される第3のゲート絶縁膜と、
を備えることを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記第2のゲート絶縁膜は、前記第1のゲート絶縁膜の2〜3倍の厚さで形成される、
ことを特徴とする半導体装置。 - 請求項2に記載の半導体装置であって、
前記ゲート電極は、前記第1のゲート絶縁膜の1.5〜3.5倍の厚さで形成される、
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記ゲート電極は、前記第3のゲート絶縁膜の幅が前記トレンチの幅の半分よりも大きく形成される、
ことを特徴とする半導体装置。 - 請求項1〜4の何れか1項に記載の半導体装置であって、
当該半導体装置は、MOSFETであり、
前記第2の半導体領域は、前記MOSFETのソース領域であり、
前記第3の半導体領域は、前記MOSFETのドレイン領域である、
ことを特徴とする半導体装置。 - 請求項1〜4の何れか1項に記載の半導体装置であって、
前記第1の半導体領域と同じ導電型からなり前記第3の半導体領域の前記第1の半導体領域の反対側に設けられる第4の半導体領域を備える、IGBTである、
ことを特徴とする半導体装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009200103A (ja) * | 2008-02-19 | 2009-09-03 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP2010141310A (ja) * | 2008-11-12 | 2010-06-24 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
-
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