CN100477236C

CN100477236C - 半导体装置及半导体装置的制造方法

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Publication number: CN100477236C
Application number: CNB2006101014774A
Authority: CN
Inventors: 加藤树理
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-07-08
Filing date: 2006-07-10
Publication date: 2009-04-08
Anticipated expiration: 2026-07-10
Also published as: CN1893093A

Abstract

本发明提供一种半导体装置，其中分别隔着栅极绝缘膜(8a、9a)，在单晶半导体层(5a、6a)上形成以横跨元件分离绝缘层(7a)的方式配置的栅电极(10a)，在单晶半导体层(5a)形成以夹持栅电极(10a)的方式配置的P型源极层(11a)及P型漏极层(12a)，在单晶半导体层(6a)形成以夹持栅电极(10a)的方式配置的N型源极层(13a)及N型漏极层(14a)，形成贯通栅电极(10a)、元件分离绝缘层(7a)及绝缘层(4a)并与半导体层(3a)连接的嵌入电极(15a)。从而，不但抑制芯片尺寸的增大，还在配置于绝缘体上的导电型不同的场效应型晶体管下形成场电极。

Description

半导体装置及半导体装置的制造方法

技术领域

本发明涉及半导体装置及半导体装置的制造方法，尤其优选适用于在配置于绝缘体上的导电型不同的场效应型晶体管中形成场电极(fieldplate)的方法。

背景技术

在现有的半导体装置中，例如如专利文献1、2所公开的那样，为了实现场效应型晶体管的高耐压化，有在覆盖场效应型晶体管的绝缘膜上形成场电极，将场电极连接到栅极或源极的方法。

然而，在现有的场电极结构中，在覆盖场效应型晶体管的绝缘膜上形成场电极。因此，需要配置场电极，以便避免栅电极或源极/漏极接点(contact)，存在栅极端或场电极端的电场集中所导致的耐压降低的问题。

另外，在SOI晶体管中，若从SOI的Si薄膜表面提供漏极电位，则在漏极的偏移(offset)层或高浓度杂质扩散层和嵌入氧化膜的界面上施加高电压。因此，在漏极的偏移层或高浓度杂质扩散层与嵌入氧化膜的界面上局部产生强的电场，存在阻碍SOI晶体管的高耐压化等问题。

还有，为了将场电极连接到栅极或源极，如果按照每个场效应型晶体管来分离场电极，则需要按照每个场效应型晶体管来设置用于和场电极连接的接点，存在导致芯片尺寸增大等问题。

进而，随着半导体集成电路的微细化而缩短沟道长度，则亚阈值(subthreshold)区域的漏极电流的上升特性恶化。因此，存在以下问题：阻碍晶体管的低电压动作，并且截止时的漏电流增加，不仅动作时或待机时的耗电增大，还成为晶体管受损的主要原因。

【专利文献1】特开平9-45909号公报

【专利文献2】特开平9-205211号公报

发明内容

本发明的目的在于，提供一种半导体装置及半导体装置的制造方法，其不但能抑制芯片尺寸的增大，还能在配置于绝缘体上的导电型不同的场效应型晶体管下形成场电极。

为了解决上述课题，根据本发明的一方式涉及的半导体装置，包括：以共用栅电极的方式形成有P沟道场效应型晶体管及N沟道场效应型晶体管的半导体层；被共通配置于所述P沟道场效应型晶体管及N沟道场效应型晶体管双方的沟道中，并隔着第一绝缘层形成于所述半导体层的背面侧的场电极；和配置于所述场电极下的第二绝缘层。

由此，不会受到栅电极或源极/漏极接点等的配置的制约，能够用1个场电极控制P沟道场效应型晶体管及N沟道场效应型晶体管的有源区域的电位。因此，不但能抑制制造过程的烦杂化，还能使亚阈值区域的漏极电流的上升特性提高，并且可以缓和漏极侧的沟道端的电场。因此，不但使晶体管的低电压动作成为可能，还可以使截止时的漏电流减小，能使动作时或待机时的耗电减少，并且可以实现场效应型晶体管的高耐压化。

再有，根据本发明一方式涉及的半导体装置，其特征在于，进一步包括连接所述栅电极与所述场电极的布线层。

由此，通过在场电极的一处取得连接，从而可以控制成P沟道场效应型晶体管及N沟道场效应型晶体管双方的沟道区域的背面侧成为与栅电极相同的电位，可以使沟道区域深的部分的电势支配力提高。因此，不但能抑制芯片尺寸的增大，还可以使截止时的漏电流减少，能使动作时或待机时的耗电减少，并且可以实现场效应型晶体管的高耐压化。

还有，根据本发明的一方式涉及的半导体装置，其特征在于，所述场电极的面积比所述P沟道场效应型晶体管及N沟道场效应型晶体管的有源区域大。

由此，可以在避开有源区域的同时，在场电极上获得接点，不但能抑制制造过程的烦杂化，还可以控制成栅电极与场电极成为相同电位。

根据本发明的一方式涉及的半导体装置，其特征在于，所述场电极的膜厚比所述半导体层还大。

由此，通过调整场电极的膜厚，从而可以使场电极低电阻化，即使在场电极被大面积化的情况下，也可以抑制制造过程的烦杂化，同时使场电极的电位稳定。

根据本发明的一方式涉及的半导体装置，其特征在于，所述半导体层及所述场电极是单晶半导体、多晶半导体或非晶体半导体。

由此，通过使半导体层层叠，从而可以在P沟道场效应型晶体管及N沟道场效应型晶体管下配置场电极，可以稳定地形成场电极。

根据本发明的一方式涉及的半导体装置，其特征在于，所述第一绝缘层的膜厚比所述P沟道场效应型晶体管及N沟道场效应型晶体管的栅极绝缘膜厚。

由此，可以减少在场电极之间形成的源极/漏极层的寄生电容。

根据本发明的一方式涉及的半导体装置，其特征在于，所述第二绝缘层的膜厚比所述第一绝缘层厚。

由此，可以减少隔着第二绝缘层形成的场电极的寄生电容，即使在栅电极被连接到场电极的情况下，也能抑制栅电极驱动能力的下降，并且可以使沟道区域的深度方向的电势的支配力提高，可以容易地控制场效应型晶体管的阈值电压。

还有，由于所述第一绝缘层薄，故无论场电极与栅电极连接还是未连接，都可以使场电极的沟道区域深度方向的电势的支配力提高，可以容易地进行场效应型晶体管的阈值控制。与此同时，可以使场效应型晶体管的驱动能力提高。

再有，本发明的一方式涉及的半导体装置，包括：半导体层，其在第一绝缘层上相互被台面分离；元件分离绝缘层，其被嵌入在所述被台而分离的半导体层之间；P沟道场效应型晶体管及N沟道场效应型晶体管，其以共用栅电极的方式形成于所述半导体层，该栅电极被配置成横跨所述元件分离绝缘层；场电极，其被共通配置于所述P沟道场效应型晶体管及N沟道场效应型晶体管双方的沟道中，并隔着第一绝缘层形成于所述半导体层的背面侧；第二绝缘层，其被配置于所述场电极下；和嵌入电极，其贯通所述栅电极、所述元件分离绝缘层及所述第一绝缘层并与所述半导体层连接。

由此，能够由第一绝缘层对P沟道场效应型晶体管及N沟道场效应型晶体管进行元件分离，并且通过经由元件分离绝缘层，在场电极上的一处，与栅电极取得连接，从而可以控制成P沟道场效应型晶体管及N沟道场效应型晶体管双方的沟道区域的背面侧成为与栅电极相同的电位。因此，不但能抑制芯片尺寸的增大，还可以使截止时的漏电流减少，能使动作时或待机时的耗电减少，并且可以实现场效应型晶体管的高耐压化。

进而，本发明的一方式涉及的半导体装置的制造方法，包括：隔着第二绝缘层，在层叠于第一绝缘层上的第一半导体层上形成第二半导体层的工序；通过将所述第二半导体层图案化，从而将所述第二半导体层台面分离为第一及第二区域的工序；将元件分离绝缘层嵌入所述被台面分离后的所述第二半导体层之间的工序；在所述第二半导体层的第一及第二区域的表面形成栅极绝缘膜的工序；将以横跨所述元件分离绝缘层的方式、以架设在所述第二半导体层的第一及第二区域的方式配置的栅电极，形成在所述栅极绝缘膜上的工序；在所述第二半导体层的第一区域形成第一导电型源极/漏极层的工序；在所述第二半导体层的第二区域形成第二导电型源极/漏极层的工序；和形成贯通所述栅电极、所述元件分离绝缘层及所述第二绝缘层并与所述第一半导体层连接的嵌入电极的工序。

由此，能够使第一半导体层作为场电极起作用，能够在第二半导体层形成SOI晶体管，同时能够在已经形成SOI晶体管的第二半导体层的背面配置场电极，并且通过在场电极上的一处形成接点，从而可以连接P沟道场效应型晶体管及N沟道场效应型晶体管双方的栅电极与场电极。因此，不会受到栅电极或源极/漏极接点等的配置的制约，能够在引起电场集中的部分配置场电极，不但能抑制芯片尺寸的增大，还可以使截止时的漏电流减少，并且可以实现场效应型晶体管的高耐压化。

进一步，本发明的一方式涉及的半导体装置的制造方法，包括：在半导体基板上形成多层层叠结构的工序，其中该层叠结构是将蚀刻率比第一半导体层小的第二半导体层层叠在所述第一半导体层上；形成贯通所述第一半导体层及第二半导体层并使所述半导体基板露出的第一沟槽，并且形成贯通上层的第一半导体层及上层的第二半导体层并使下层的第二半导体层露出的第二沟槽的工序；形成嵌入到所述第一沟槽及所述第二沟槽并在所述半导体基板上支撑所述第二半导体层的支撑体的工序；形成使所述第一半导体层的至少一部分从所述第二半导体层露出的露出部的工序；经由所述露出部选择性地蚀刻第一半导体层，从而形成除去了所述第一半导体层的空腔部分的工序；形成嵌入到所述空腔部分内的嵌入绝缘层的工序；通过将所述支撑体薄膜化而形成嵌入到所述第一沟槽的元件分离绝缘层的工序；在被所述第一沟槽分离的所述第二半导体层的第一及第二区域的表面形成栅极绝缘膜的工序；将以横跨所述元件分离绝缘层的方式、以架设在所述第二半导体层的第一及第二区域的方式配置的栅电极，形成在所述栅极绝缘膜上的工序；在所述第二半导体层的第一区域形成第一导电型源极/漏极层的工序；和在所述第二半导体层的第二区域形成第二导电型源极/漏极层的工序。

由此，无需使用SOI基板，就能使第一半导体层作为场电极起作用，能够在第二半导体层上形成SOI晶体管，同时能够在已经形成SOI晶体管的第二半导体层的背面配置场电极。再有，即使在第一半导体层上层叠了第二半导体层的情况下，也能经由露出部使蚀刻气体或蚀刻液体与第一半导体层接触，能够在残留第二半导体层的状态下利用第一及第二半导体层间的选择比的不同，除去第一半导体层，并且可以形成嵌入第二半导体层下的空腔部分内的嵌入绝缘层。还有，通过形成嵌入第一沟槽及第二沟槽的支撑体，即使在第二半导体层下形成了空腔部分的情况下，也能在半导体基板上支撑第二半导体层，能形成STI(Shallow Trench Isolation)结构。

因此，不但能降低第二半导体层的缺陷的发生，还能将第二半导体层配置在嵌入绝缘层上，并且不但抑制制造过程的烦杂化，还能对配置于场电极上的第二半导体层进行元件分离，不但能抑制芯片尺寸的增大，还可以使CMOS电路截止时的漏电流减少，并且可以实现场效应型晶体管的高耐压化。

附图说明

图1是表示本发明第一实施方式涉及的半导体装置的概略构成的立体图；

图2是表示图1的半导体装置的电路构成的一例的图；

图3是表示本发明第二实施方式涉及的半导体装置的制造方法的图；

图4是表示本发明第二实施方式涉及的半导体装置的制造方法的图；

图5是表示本发明第二实施方式涉及的半导体装置的制造方法的图；

图6是表示本发明第二实施方式涉及的半导体装置的制造方法的图；

图7是表示本发明第二实施方式涉及的半导体装置的制造方法的图；

图8是表示本发明第二实施方式涉及的半导体装置的制造方法的图；

图9是表示本发明第二实施方式涉及的半导体装置的制造方法的图；

图10是表示本发明第二实施方式涉及的半导体装置的制造方法的图；

图11是表示本发明第二实施方式涉及的半导体装置的制造方法的图；

图12是表示本发明第二实施方式涉及的半导体装置的制造方法的图。

图中：1、31-半导体基板，2、4a、4b、32、34、41-绝缘层，3a、3b、5a、5b、6a、6b、33、35、51、52-单晶半导体层，11a、13a、11b、13b-源极层，12a、14a、12b、14b-漏极层，15a、15b、65-嵌入电极，63a、63b、64a、64b-源极/漏极层，8a、8b、9a、9b、43a～43、61-栅极绝缘膜，10a、10b、44b、62-栅电极，7a、7b、16-元件分离绝缘层，44b、48-接触层，36、37、38-沟槽，39-氧化膜，40-嵌入绝缘层，64-开口部分，44a-导电膜，53-牺牲氧化膜，54-氧化防止膜，56-支撑体，57a、57b-空腔部分，T1、T3-P沟道场效应型晶体管，T2、T4-N沟道场效应型晶体管。

具体实施方式

以下，参照附图，对本发明实施方式涉及的半导体装置及其制造方法进行说明。

图1是表示本发明的第一实施方式涉及的半导体装置的概略构成的立体图。

图1中，在半导体基板1上形成绝缘层2，绝缘层2上层叠有被台面分离的单晶半导体层3a、3b。而且，单晶半导体层3a上隔着绝缘层4a而层叠被台面分离的单晶半导体层5a、6a，单晶半导体层3b上隔着绝缘层3b而层叠有被台面分离的单晶半导体层5b、6b。另外，作为半导体基板1及单晶半导体层3a、3b、5a、6a、5b、6b的材质，例如可以采用Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiC等。再有，代替单晶半导体层3a、3b、5a、6a、5b、6b，也可以采用多晶半导体层或非晶体半导体层。

而且，在被台面分离的单晶半导体层5a、6a之间嵌入元件分离绝缘层7a，并且在被台面分离的单晶半导体层5b、6b之间嵌入元件分离绝缘层7b。再有，在被台面分离的单晶半导体层3a、3b之间嵌入元件分离绝缘层7b。

还有，在单晶半导体层5a、6a上分别隔着栅极绝缘膜8a、9a形成以横跨元件分离绝缘层7a的方式配置的栅电极10a。而且，在单晶半导体层5a上形成以夹持栅电极10a的方式配置的P型源极层11a及P型漏极层12a，在单晶半导体层6a上形成以夹持栅电极10a的方式配置的N型源极层13a及N型漏极层14a。还有，在栅电极10a上形成有贯通栅电极10a、元件分离绝缘层7a及绝缘层4a并与半导体层3a连接的嵌入电极15a。

另外，在单晶半导体层5b、6b上分别隔着栅极绝缘膜8b、9b形成以横跨元件分离绝缘层7b的方式配置的栅电极10b。而且，在单晶半导体层5b上形成以夹持栅电极10b的方式配置的P型源极层11b及P型漏极层12b，在单晶半导体层6b上形成以夹持栅电极10b的方式配置的N型源极层13b及N型漏极层14b。还有，在栅电极10b上形成有贯通栅电极10b、元件分离绝缘层7b及绝缘层4b并与半导体层3b连接的嵌入电极15b。

由此，能够使单晶半导体层3a、3b作为场电极起作用，不但能够在单晶半导体层5a、6a、5b、6b上形成SOI晶体管，还能在形成了SOI晶体管的单晶半导体层5a、6a、5b、6b的背面配置场电极，并且在场电极上的一处形成接点，从而可以分别连接P沟道场效应型晶体管与N沟道场效应型晶体管双方的栅电极10a、10b和场电极。因此，不会受到栅电极10a、10b或源极/漏极接点等的配置的制约，能够在引起电场集中的部分配置场电极，并且可以使沟道区域深的部分电势(potential)的支配力提高，不但抑制芯片尺寸的增大，还能使截止时的漏电流减少，而且可以实现CMOS电路的高耐压化。

另外，优选单晶半导体层3a的面积比单晶半导体层5a、6a整体的面积还大，优选单晶半导体层3b的面积比单晶半导体层5b、6b整体的面积还大。由此，能够避开有效区域的同时，在场电极上获取接点，不但抑制制造过程的烦杂化，还可以控制成栅电极与场电极为相同电位。

再有，优选单晶半导体层3a的膜厚比单体半导体层5a、6a、5b、6b的还厚。由此，通过调整单晶半导体层3a的膜厚，从而可以对场电极进行低电阻化，即使在场电极被大面积化的情况下，也可以抑制制造过程的烦杂化的同时，使场电极的电位稳定。

还有，优选绝缘层4a、4b的膜厚比栅极绝缘膜8a、9a、8b、9b的还厚。由此，能够减小在单晶半导体层3a之间形成的P型源极层11a、P型漏极层12a、N型源极层13a、N型漏极层14a的寄生电容，并且能够减小在单晶半导体层3b之间形成的P型源极层11b、P型漏极层12b、N型源极层13b、N型漏极层14b的寄生电容，可以使场效应型晶体管的导通电流增大。

进而，优选绝缘层2的膜厚比绝缘层4a、4b的还厚。由此，可以减小隔着绝缘层2形成的单晶半导体层3a、3b的寄生电容，即使在栅电极10a、10b分别连接到单晶半导体层3a、3b的情况下，也能抑制栅电极10a、10b的驱动能力的下降，并且可以使单晶半导体层5a、6a、5b、6b的深度方向的电势的支配力提高，可以容易地控制阈值电压，提高亚阈值区域的漏极电流的上升特性。

图2是表示图1的半导体装置的电路构成的一例的图。

在图2中，P沟道场效应型晶体管T1与N沟道场效应型晶体管T2的栅极共通连接，并且P沟道场效应型晶体管T3与N沟道场效应型晶体管T4的栅极共通连接。另外，P沟道场效应型晶体管T1与N沟道场效应型晶体管T2的漏极共通连接，P沟道场效应型晶体管T3与N沟道场效应型晶体管T4的栅极共通连接，P沟道场效应型晶体管T3与N沟道场效应型晶体管T4的漏极共通连接，并且连接到P沟道场效应型晶体管T1与N沟道场效应型晶体管T2的栅极。而且，P沟道场效应型晶体管T1、T3的源极与电源电位VDD连接，并且N沟道场效应型晶体管T2、T4的源极接地。

在此，可以由图1的栅电极10a、P型源极层11a及P型漏极层12a构成P沟道场效应型晶体管T1，由图1的栅电极10a、N型源极层13a及N型漏极层14a构成N沟道场效应型晶体管T2，由图1的栅电极10b、P型源极层11b及P型漏极层12b构成P沟道场效应型晶体管T3，由图1的栅电极10b、N型源极层13b及N型漏极层14b构成N沟道场效应型晶体管T4。

由此，在P沟道SOI晶体管及N沟道SOI晶体管的背面可以共通地设置场电极，并且能够构成CMOS反相器或触发器。因此，不但能够抑制芯片尺寸的增大，还能构成具有各种各样功能的元件，并且可以实现CMOS电路的低耗电化、低电压动作化及高耐压化。

图3(a)～图12(a)是表示本发明第二实施方式涉及的半导体装置的制造方法的平面图，图3(b)～图12(b)是以图3(a)～图12(a)的A1-A1′～A10-A10′线分别切断的剖面图，图3(c)～图12(c)是以图3(a)～图12(a)的B1-B1′～B10-B10′线分别切断的剖面图。

在图3中，半导体基板31上依次层叠有单晶半导体层51、33、52、35。另外，单晶半导体层51、52可以采用蚀刻率比半导体基板31及单晶半导体层33、35还大的材质。特别是，在半导体基板31为Si的情况下，作为单晶半导体层51、52，优选采用SiGe；作为单晶半导体层33、35，优选采用Si。由此，能够实现单晶半导体层51、52与单晶半导体层33、35之间的晶格匹配，还可以确保单晶半导体层51、52与单晶半导体层33、35之间的选择比。再有，取代单晶半导体层51、33、52、35，也可以采用多晶半导体层、非晶体半导体层或多孔半导体层。还有，取代单晶半导体层51、52，也可以采用由外延生长能够成膜单晶半导体层的γ-氧化铝等的金属氧化膜。进而，单晶半导体层51、33、52、35的膜厚例如可以设为1～100nm左右。

而且，通过单晶半导体层35的热氧化或CVD处理，在单晶半导体层35的表面形成牺牲氧化膜53。然后，通过CVD等方法，在牺牲氧化膜53的整个面上形成氧化防止膜54。另外，作为氧化防止膜54，例如可以采用硅氮化膜。

接着，如图4所示，通过利用光刻技术及蚀刻技术，对氧化防止膜54、牺牲氧化膜53、单晶半导体层35、52、33、51进行图案化，从而沿规定方向形成使半导体基板31露出的沟槽36。另外，在使半导体基板31露出时，可以在半导体基板31的表面停止蚀刻，也可以过腐蚀半导体基板31而在半导体基板31上形成凹部。还有，沟槽36的配置位置可以与单晶半导体层33的元件分离区域的一部分对应。

进而，通过利用光刻技术及蚀刻技术，对氧化防止膜54、牺牲氧化膜53、单晶半导体层35、52进行图案化，从而形成以和沟槽36重合的方式配置的、宽度比沟槽36还宽的沟槽37，并且在单晶半导体层35的内侧形成使单晶半导体层33的表面露出的沟槽60。在此，沟槽37、60的配置位置可以与半导体层35的元件分离区域对应。

此外，取代使单晶半导体层33的表面露出，可以在单晶半导体层52的表面停止蚀刻，也可以过腐蚀单晶半导体层52，蚀刻到单晶半导体层52的中途，从而可以防止沟槽36、60内的单晶半导体层33的表面露出。因此，在除去单晶半导体层51、52之际，能够减少沟槽36、60内的单晶半导体层33被曝露于蚀刻液体或蚀刻气体中的时间，可以抑制沟槽36、60内的单晶半导体层33的过腐蚀。

接下来，如图5所示，通过CVD等方法，嵌入到沟槽36、37、60内。在半导体基板31的整个面上，形成在半导体基板31上支撑单晶半导体层33、35的支撑体56。此外，作为支撑体56的材质，例如可以采用硅氧化膜或硅氮化膜等的绝缘体。

然后，如图6所示，通过利用光刻技术及蚀刻技术，将氧化防止膜54、牺牲氧化膜53、单晶半导体层35、52、33、51图案化，从而沿垂直于沟槽36的方向形成使半导体基板31露出的沟槽38。在此，沟槽38可以配置为：单晶半导体层35通过沟槽60而被单晶半导体层35a、35b隔断。另外，在使半导体基板31露出的情况下，可以在半导体基板31的表面停止蚀刻，也可以过腐蚀半导体基板31而在半导体基板31上形成凹部。再有，沟槽38的配置位置可以与单晶半导体层33、35的元件分离区域对应。

接着，如图7所示，通过经由沟槽38而使蚀刻气体或蚀刻液体与单晶半导体层51、52接触，从而蚀刻除去单晶半导体层51、52，在半导体基板31与单晶半导体层33之间形成空腔部分57a，同时在单晶半导体层33、35之间形成空腔部分57b。

在此，通过在沟槽36、37内设置支撑体56，从而即使在除去了单晶半导体层51、52的情况下，也能在半导体基板31上支撑单晶半导体层33、35，并且通过与沟槽36、37分开设置沟槽38，从而能够使蚀刻气体或蚀刻液体与分别配置于单晶半导体层33、35下的单晶半导体层51、52接触。因此，不会损坏单晶半导体层33、35的晶体质量，能够实现单晶半导体层33、35与半导体基板31之间的绝缘。

此外，在半导体基板31、单晶半导体层33、35为Si，单晶半导体层51、52为SiGe的情况下，作为单晶半导体层51、52的蚀刻液体，优选采用氢氟酸+硝酸。由此，作为Si与SiGe的选择比，可以得到1∶100～1000左右，不但能抑制半导体基板31及单晶半导体层33、35的过腐蚀，还能除去单晶半导体层51、52。还有，作为单晶半导体层51、52的蚀刻液体，也可以采用氢氟酸+硝酸+过氧化氢水溶液、氨+过氧化氢水溶液或氢氟酸+乙酸+过氧化氢水溶液等。

再有，在蚀刻除去单晶半导体层51、52前，可以通过阳极氧化等方法对单晶半导体层51、52进行多孔化，也可以通过对单晶半导体层51、52进行离子注入而使单晶半导体层51、52非晶体化。由此，能够使单晶半导体层51、52的蚀刻率增大，可以抑制单晶半导体层33、35的过腐蚀的同时，扩大单晶半导体层51、52的蚀刻面积。

接下来，如图8所示，通过进行半导体基板31及单晶半导体层33、35的热氧化，从而在半导体基板31与单晶半导体层33之间的空腔部分57a中形成嵌入绝缘层32，并且在单晶半导体层33、35之间的空腔部分57b中形成嵌入绝缘层34。另外，在通过半导体基板31及单晶半导体层33、35的热氧化来形成嵌入绝缘层32、34的情况下，为了使嵌入性提高，优选利用实现反应控速的低温湿氧化。在此，在通过半导体基板31及单晶半导体层33、35的热氧化来形成嵌入绝缘层32、34的情况下，沟槽38内的半导体基板31及单晶半导体层33、35被氧化，在沟槽38内的侧壁上形成氧化膜39。

由此，可以根据外延生长时的单晶半导体层33、35的膜厚及单晶半导体层33、35的热氧化时所形成的嵌入绝缘层32、34的膜厚，分别规定元件分离后的单晶半导体层33、35的膜厚。因此，可以精度优良地控制单晶半导体层33、35的膜厚，不但能使单晶半导体层33、35的膜厚的偏差降低，还可以薄膜化单晶半导体层33、35。再有，通过在单晶半导体层35上设置氧化防止膜54，从而不但能防止单晶半导体层35的表面被热氧化，还能在单晶半导体层35的背面形成嵌入绝缘层34。

另外，也可以在空腔部分57a、57b分别形成嵌入绝缘层32、34后，进行100℃以上的高温退火。由此，能够使嵌入绝缘层32、34回流(reflow)，能缓和嵌入绝缘层32、34的应力(stress)，并且可以减小与单晶半导体层33、35的边界中的界面能级。还有，嵌入绝缘层32、34可以形成为将空腔部分57a、57b全部掩盖，也可以形成为残留空腔部分57a、57b一部分。

还有，在图8的方法中，对通过进行半导体基板31及单晶半导体层33、35的热氧化而在半导体基板31与单晶半导体层33、35之间的空腔部分57a、57b中形成嵌入绝缘层32、34的方法进行了说明，但也可以通过以CVD法使绝缘膜在半导体基板31与单晶半导体层33、35之间的空腔部分57a、57b中成膜，从而用嵌入绝缘层32、34嵌入半导体基板31与单晶半导体层33、35之间的空腔部分57a、57b。由此，不但防止单晶半导体层33、35的膜减少，还能以氧化膜以外的材料嵌入半导体基板31与单晶半导体层33、35之间的空腔部分39。因此，能够实现配置于半导体基板31与单晶半导体层33之间的嵌入绝缘层32的厚膜化，并且能使介电常数降低，可以使单晶半导体层33的寄生电容降低。

此外，作为嵌入绝缘层32、34的材质，例如除了硅氧化膜以外，还可以采用FSG(氟化硅酸盐玻璃)膜或硅氮化膜等。再有，作为嵌入绝缘层32、34，除了SOG(Spin On Glass)膜以外，还可以采用PSG膜、BPSG膜、PAE(poly aryleneether)类膜、HSQ(hydrogen silsesquioxane)类膜、MSQ(methyl silsesquioxane)类膜、PCB类膜、CF类膜、SiOC类膜、SiOF类膜等有机lowk膜或这些的多孔膜(porous film)。

接着，如图9所示，通过CVD等方法，使沟槽38内填满，在支撑体56上堆积绝缘层45。并且，通过利用CMP(化学机械研磨)等方法，将绝缘层45及支撑体56薄膜化，同时除去氧化防止膜54及牺牲氧化膜53，从而使单晶半导体层35的表面露出。另外，作为绝缘层45，例如可以采用SiO₂或Si₃N₄等。

在此，以适当的加速能量将III族或IV族原子离子注入单晶半导体层33，通过退火进行电活性化处理。

然后，如图10所示，通过进行单晶半导体层35表面的热氧化，从而在单晶半导体层35的表面形成栅极绝缘膜61。而且，通过CVD等方法，在已形成栅极绝缘膜61的单晶半导体层35上形成多晶硅层。然后，通过利用光刻技术及蚀刻技术对多晶硅层进行图案化，从而以横跨支撑体56的方式，形成共通配置于单晶半导体层35a、35b的栅电极62。

接下来，将栅电极62作为掩模，通过将B、BF2等杂质离子注入到单晶半导体层35a内，从而在单晶半导体层35a形成以夹持栅电极62的方式配置的P型源极/漏极层63a、63b。再有，将栅电极62作为掩模，通过将As、P等杂质离子注入到单晶半导体层35b内，从而在单晶半导体层35b形成以夹持栅电极62的方式配置的N型源极/漏极层64a、64b。

接着，如图11所示，利用CVD等方法在栅电极62上堆积绝缘层63。并且，通过利用光刻技术及蚀刻技术，将绝缘层63、栅电极62、栅极绝缘膜61、单晶半导体层35及嵌入绝缘层34图案化，从而形成贯通绝缘层63、栅电极62、栅极绝缘膜61、单晶半导体层35及嵌入绝缘层34并使单晶半导体层33露出的开口部分64。

接下来，如图12所示，利用CVD等方法在绝缘层63上形成以掩盖开口部分64的方式成膜的导电膜。然后，通过利用光刻技术及蚀刻技术，将导电膜图案化，从而形成连接栅电极62与单晶半导体层33的嵌入电极65。

由此，不使用SOI基板就能在单晶半导体层35形成使栅电极62共用的P沟道SOI晶体管及N沟道SOI晶体管，并且能使单晶半导体层33作为场电极起作用，能在已形成SOI晶体管的单晶半导体层35的背面配置场电极。还有，通过形成嵌入沟槽36、37、60内的支撑体56，从而即使在单晶半导体层33、35下形成了空腔部分57a、57b的情况下，也能在半导体基板31上支撑单晶半导体层33、35，并且能形成将单晶半导体层35元件分离的STI(shallow Trench Isolation)结构。

因此，不会受到栅电极62或源极/漏极接点等的配置的制约，能使沟道区域深的部分的电势的支配力提高，并且不但抑制制造过程的烦杂化，还能对配置于场电极上的P沟道SOI晶体管及N沟道SOI晶体管进行元件分离，不但能抑制成本上升，还能使CMOS电路的低电压驱动与截止时的漏电流减少，并且可以实现CMOS电路的高耐压化。

Claims

1.一种半导体装置，包括：

以共用栅电极的方式形成有P沟道场效应型晶体管及N沟道场效应型晶体管的半导体层；

被共通配置于所述P沟道场效应型晶体管及N沟道场效应型晶体管双方的沟道中，并隔着第一绝缘层形成于所述半导体层的背面侧的场电极；和

配置于所述场电极下的第二绝缘层。

2.根据权利要求1所述的半导体装置，其特征在于，进一步包括连接所述栅电极与所述场电极的布线层。

3.根据权利要求2所述的半导体装置，其特征在于，所述场电极的面积比所述P沟道场效应型晶体管及N沟道场效应型晶体管的有源区域大。

4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述场电极的膜厚比所述半导体层厚。

5.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述半导体层及所述场电极是单晶半导体、多晶半导体或非晶体半导体。

6.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述第一绝缘层的膜厚比所述P沟道场效应型晶体管及N沟道场效应型晶体管的栅极绝缘膜厚。

7.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述第二绝缘层的膜厚比所述第一绝缘层厚。

8.一种半导体装置，包括：

半导体层，其在第一绝缘层上相互被台面分离；

元件分离绝缘层，其被嵌入在所述被台面分离的半导体层之间；

P沟道场效应型晶体管及N沟道场效应型晶体管，其以共用栅电极的方式形成于所述半导体层，该栅电极被配置成横跨所述元件分离绝缘层；

场电极，其被共通配置于所述P沟道场效应型晶体管及N沟道场效应型晶体管双方的沟道中，并隔着第一绝缘层形成于所述半导体层的背面侧；

第二绝缘层，其被配置于所述场电极下；和

嵌入电极，其贯通所述栅电极、所述元件分离绝缘层及所述第一绝缘层并与所述半导体层连接。

9.一种半导体装置的制造方法，包括：

隔着第二绝缘层，在层叠于第一绝缘层上的第一半导体层上形成第二半导体层的工序；

通过将所述第二半导体层图案化，从而将所述第二半导体层台面分离为第一及第二区域的工序；

将元件分离绝缘层嵌入所述被台面分离后的所述第二半导体层之间的工序；

在所述第二半导体层的第一及第二区域的表面形成栅极绝缘膜的工序；

将以横跨所述元件分离绝缘层的方式、以架设在所述第二半导体层的第一及第二区域的方式配置的栅电极，形成在所述栅极绝缘膜上的工序；

在所述第二半导体层的第一区域形成第一导电型源极/漏极层的工序；

在所述第二半导体层的第二区域形成第二导电型源极/漏极层的工序；和

形成贯通所述栅电极、所述元件分离绝缘层及所述第二绝缘层并与所述第一半导体层连接的嵌入电极的工序。

10.一种半导体装置的制造方法，包括：

在半导体基板上形成多层层叠结构的工序，其中该层叠结构是将蚀刻率比第一半导体层小的第二半导体层层叠在所述第一半导体层上；

形成贯通所述第一半导体层及第二半导体层并使所述半导体基板露出的第一沟槽，并且形成贯通上层的第一半导体层及上层的第二半导体层并使下层的第二半导体层露出的第二沟槽的工序；

形成嵌入到所述第一沟槽及所述第二沟槽并在所述半导体基板上支撑所述第二半导体层的支撑体的工序；

形成使所述第一半导体层的至少一部分从所述第二半导体层露出的露出部的工序；

经由所述露出部选择性地蚀刻第一半导体层，从而形成除去了所述第一半导体层的空腔部分的工序；

形成嵌入到所述空腔部分内的嵌入绝缘层的工序；

通过将所述支撑体薄膜化而形成嵌入到所述第一沟槽的元件分离绝缘层的工序；

在被所述第一沟槽分离的所述第二半导体层的第一及第二区域的表面形成栅极绝缘膜的工序；

在所述第二半导体层的第一区域形成第一导电型源极/漏极层的工序；和

在所述第二半导体层的第二区域形成第二导电型源极/漏极层的工序。