KR20080002485A - 본디드 ｓｏｉ 웨이퍼 제조방법 - Google Patents

본디드 ｓｏｉ 웨이퍼 제조방법 Download PDF

Info

Publication number
KR20080002485A
KR20080002485A KR1020060061349A KR20060061349A KR20080002485A KR 20080002485 A KR20080002485 A KR 20080002485A KR 1020060061349 A KR1020060061349 A KR 1020060061349A KR 20060061349 A KR20060061349 A KR 20060061349A KR 20080002485 A KR20080002485 A KR 20080002485A
Authority
KR
South Korea
Prior art keywords
bonded
oxide film
wafer
silicon wafer
wafers
Prior art date
Application number
KR1020060061349A
Other languages
English (en)
Inventor
문병삼
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060061349A priority Critical patent/KR20080002485A/ko
Publication of KR20080002485A publication Critical patent/KR20080002485A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques

Abstract

본 발명은 본디드(Bonded) SOI(Silicon On Insulator) 웨이퍼 제조방법을 개시하며, 개시된 본 발명의 본디드 SOI 웨이퍼 제조방법은, 제1실리콘웨이퍼와 제1산화막이 형성된 제2실리콘웨이퍼를 상기 제1산화막의 개재하에 경면이 마주보도록 접합시키는 단계; 상기 접합된 웨이퍼들에 대해 접합력이 강화되도록 열처리 공정을 수행하는 단계; 상기 열처리된 웨이퍼들에 대해 습식 산화 공정을 수행해서 비접합 에지영역을 제2산화막으로 충진시키는 단계; 상기 제2산화막으로 충진된 비접합 에지영역에서의 제1실리콘웨이퍼의 에지부를 절삭하는 단계; 및 상기 에지영역이 절삭된 제1실리콘웨이퍼를 박막화시키는 단계;를 포함하는 것을 특징으로 한다.

Description

본디드 ＳＯＩ 웨이퍼 제조방법{Mehtod for manufacturing bonded SOI wafer}
도 1은 종래의 본디드 SOI(Silicon On Insulator) 웨이퍼 제조방법을 설명하기 위한 모식도.
도 2a 내지 도 2c는 종래의 본디드 SOI 웨이퍼 제조방법을 설명하기 위한 공정별 요부 단면도.
도 3a 및 도 3b는 종래 본디드 SOI 웨이퍼 제조방법의 문제점을 설명하기 위한 도면.
도 4a 내지 도 4d는 본 발명에 따른 본디드 SOI 웨이퍼 제조방법을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
42 : 제1실리콘웨이퍼 44 : 제1산화막
46 : 제2실리콘웨이퍼 48 : 제2산화막
50 : 본디드 SOI 웨이퍼
본 발명은 SOI 웨이퍼 제조방법에 관한 것으로, 보다 상세하게는 본딩법을 이용한 SOI 웨이퍼 제조시의 에지영역 처리방법에 관한 것이다.
반도체 소자의 고성능화가 진행됨에 따라 벌크 실리콘으로 이루어진 단결정 실리콘 웨이퍼를 대신하여 실리콘 웨이퍼 상에 매몰산화막과 실리콘층이 적층된 구조의 SOI 웨이퍼를 이용한 반도체 집적 기술이 주목되고 있다. 이것은 상기 SOI 웨이퍼에 집적된 반도체 소자가 단결정 실리콘 웨이퍼에 집적된 반도체 소자에 비해 접합 용량(junction capacitance) 및 누설전류 감소에 따른 고속화 및 저전력화와 완전한 소자 분리에 따른 래치-업(latch-up) 감소 등의 장점을 갖기 때문이다.
여기서, 상기 SOI 웨이퍼를 제조하기 위해, 종래에는 SIMOX(seperation by implanted oxygen)법 또는 접합(Bonding)법을 이용하고 있다.
상기 SIMOX법은 실리콘 웨이퍼 내에 산소 이온을 주입한 후, 산소 이온과 실리콘이 반응되도록 열처리를 수행하는 것에 의해 상기 웨이퍼 내에 상기 웨이퍼를 실리콘 기판과 실리콘층으로 분리시키는 매몰산화막이 형성되도록 하여 SOI 구조를 얻는 방법이다. 그런데, 상기 SIMOX법은 소자가 형성될 실리콘층의 두께 조절이 어렵고, 공정 시간이 길다는 단점이 있는 바, 그 사용이 제한되고 있다.
상기 접합법은 두 장의 실리콘 웨이퍼를 산화막(=매몰산화막)의 개재하에 접합시킨 후, 두 장의 실리콘 기판 중, 어느 하나의 기판 후면을 그라인딩하여 소자가 형성될 실리콘층을 형성해서 실리콘 웨이퍼와 매몰산화막 및 실리콘층이 적층된 구조의 SOI 웨이퍼(이하, "본디드 SOI 웨이퍼"라 칭함)를 얻는 방법이다. 이 방법은 SIMOX법에 비해 제조 시간이 짧고 공정이 용이하기 때문에 주로 이용되고 있다.
한편, 상기 본디드 SOI 웨이퍼를 제조함에 있어서, 웨이퍼 에지 부분의 형태 때문에 접합되지 않는 부분, 즉, 미접합 에지영역(Unbonded Edge Area)이 발생하게 된다. 이러한 미접합 에지영역은 실리콘 웨이퍼의 에지 형태 및 특성에 따라 상이한 길이로 나타나는데, 이러한 길이가 길면 길수록 SOI 웨이퍼에 소자를 만들 수 있는 면적이 줄어들게 된다.
이에, 종래의 본디드 SOI 웨이퍼 제조공정에서는 두 장의 실리콘 웨이퍼를 접합시킨 후, 웨이퍼들 사이의 접합력을 강화시키기 위한 고온 열처리 공정을 실시하고, 그런다음, 접합된 웨이퍼의 에지 형태를 만들어주기 위해 에지부 절삭 공정을 실시하고, 그리고나서, 에지부 절삭이 이루어진 웨이퍼의 후면을 그라인딩해서 박막화시키는 공정을 실시하고 있다.
자세하게, 도 1은 종래의 본디드 SOI 웨이퍼 제조방법을 설명하기 위한 모식도이고, 도 2a 내지 도 2c는 공정별 요부 단면도로서, 이를 설명하면 다음과 같다.
먼저, 제1실리콘웨이퍼(2)와 표면에 산화막(6)이 형성된 제2실리콘웨이퍼(4)를 마련한 후, 상기 산화막(4)의 개재하에 제1실리콘웨이퍼(2)와 제2실리콘웨이퍼(4)를 경면이 마주보도록 접합시킨다.(도 2a 참조) 그런다음, 상기 접합된 웨이퍼들(2, 4)간 접합력을 강화시키기 위하여 열처리를 수행한다. 이때, 상기 열처리는 질소(N2) 가스 또는 아르곤(Ar) 가스를 사용하여 수행한다.
이어서, 상기 접합된 웨이퍼들(2, 4)에 대해 에지 형태를 만들어주기 위해서, 예컨데, 위에 놓여진 제1실리콘웨이퍼(2)의 에지영역을 휠(wheel; 8)을 이용해 일부 제거하는 에지부 절삭 공정을 수행한다.(도 2b 참조)
그리고나서, 상기 제1실리콘웨이퍼(2)의 후면을 소망하는 실리콘층 두께가 얻어질 때까지 그라인딩하고, 이 결과로서, 본딩드 SOI 웨이퍼(10)를 제조한다.(도 2c 참조)
그러나, 전술한 종래의 본디드 SOI 웨이퍼 제조방법은 에지부의 웨이퍼 접합력이 센터부의 웨이퍼 접합력 보다 약하기 때문에 비접합 에지영역이 1.0㎜ 이상 나타나는 문제점이 있다.
또한, 종래의 본디드 SOI 웨이퍼 제조방법은 에지부 절삭(cutting) 공정에서 불량이 발생되는 문제점이 있다. 여기서, 상기 에지부 절삭 불량은 에지부 절삭시 사용되는 휠(wheel)의 스트레스(stress)에 기인하는 것으로서, 도 3a 및 도 3b에 도시된 바와 같이, 접합된 웨이퍼 에지부가 국소적으로 떨어져 나오면서 스크래치(scratch; 12) 및 파편(chip; 14)의 형태로 나타난다.
따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 비접합 에지영역의 크기를 줄일 수 있는 본디드 SOI 웨이퍼 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은, 에지부 절삭 공정에서의 불량 발생을 방지할 수 있는 본디드 SOI 웨이퍼 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 제1실리콘웨이퍼와 제1산화막이 형성된 제2실리콘웨이퍼를 상기 제1산화막의 개재하에 경면이 마주보도록 접합시키는 단계; 상기 접합된 웨이퍼들에 대해 접합력이 강화되도록 열처리 공정을 수행하는 단계; 상기 열처리된 웨이퍼들에 대해 습식 산화 공정을 수행해서 비접합 에지영역을 제2산화막으로 충진시키는 단계; 상기 제2산화막으로 충진된 비접합 에지영역에서의 제1실리콘웨이퍼의 에지부를 절삭하는 단계; 및 상기 에지영역이 절삭된 제1실리콘웨이퍼를 박막화시키는 단계;를 포함하는 본디드 SOI 웨이퍼 제조방법을 제공한다.
여기서, 상기 열처리 공정은 1200∼1500℃의 온도에서 100∼150분 동안 질소(N2) 또는 아르곤(Ar) 가스를 사용하여 수행하는 것을 특징으로 한다.
또한, 상기 습식 산화 공정은 1.0∼2.0㎛ 두께의 제2산화막이 형성되도록 하는 조건으로 수행하는 것을 특징으로 한다.
상기 습식 산화 공정은 비접합 에지 길이가 0.5∼1.0㎜가 되도록 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
우선, 본 발명의 기술적 원리를 간략하게 설명하면 다음과 같다.
본디드 SOI 웨이퍼를 제조함에 있어서, 종래에는 웨이퍼들간을 접합시킨 후에 상기 접합된 웨이퍼들간의 접합력을 강화시키기 위해서 질소 또는 아르곤 가스를 사용하여 열처리 공정을 수행하고 있는데, 본 발명은 이러한 열처리 공정의 진행시 습식산화(wet oxidation) 공정을 추가하여 비접합 에지영역을 산화막으로 충 진시킨다.
이 경우, 본 발명에 따라 형성된 SOI 웨이퍼에서의 비접합 에지영역의 길이는 1.0㎜ 미만으로 줄어들게 되며, 또한, 웨이퍼들간 접합력이 더욱 강화된다. 특히, 열처리 공정 이후에 웨이퍼 에지 형태를 만들어주기 위해 수행하는 에지부 절삭 공정시, 접합된 웨이퍼의 에지영역이 산화막으로 충진되는 것에 의해 휠(wheel)의 의한 스트레스가 완화됨으로써 스크래치 및 파편과 같은 에지부 절삭 불량의 발생이 방지되고, 따라서, 본 발명은 양질의 본디드 SOI 웨이퍼를 얻을 수 있게 된다.
자세하게, 도 4a 내지 도 4d는 본 발명에 따른 본디드 SOI 웨이퍼 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 두 장의 실리콘웨이퍼, 즉, 가공되지 않은 제1실리콘웨이퍼(42)와 제2실리콘웨이퍼(44)를 마련한 상태에서, 예컨데, 상기 제2실리콘웨이퍼(44) 상에 산화 공정을 통해 매몰산화막, 즉, 제1산화막(46)을 형성한다. 그런다음, 상기 제1산화막(46)의 개재하에 경면이 서로 마주보도록 상기 제1실리콘웨이퍼(42)와 제2실리콘웨이퍼(44)를 접합시킨다.
도 4b를 참조하면, 상기 접합된 웨이퍼들(32, 34)간 접합력을 강화시키기 위하여 결과물에 대해 1200℃ 이상, 예컨데, 1200∼1500℃의 온도에서 100∼150분 동안 질소(N2) 또는 아르곤(Ar)과 같은 불활성 가스를 사용하여 열처리를 수행하고, 연이어, 습식 산화 공정을 진행해서 접합된 웨이퍼들의 에지영역을 제2산화막(48)으로 충진시킨다. 이때, 상기 습식 산화 공정은 1.0㎛ 이상, 바람직하게는 1.0∼ 2.0㎛ 두께의 산화막이 형성될 수 있도록 하는 조건으로 수행한다. 아울러, 상기 습식 산화 공정은 비접합 웨이퍼 에지 길이가 1.0㎜ 미만, 예컨데, 0.5∼1.0㎜가 되도록 수행한다.
여기서, 상기와 같이 열처리 공정의 진행시, 습식 산화 공정을 추가하여 접합된 웨이퍼 에지영역을 제2산화막(48)으로 충진시킴에 따라 비접합 웨이퍼 에지 길이는 1.0㎜ 미만으로 줄어들게 되며, 따라서, 본 발명은 비접합 에지영역의 크기를 줄임으로써 양질의 본디드 SOI 웨이퍼를 얻을 수 있다.
도 4c를 참조하면, 상기 접합된 웨이퍼들(42, 44)에 대해 에지 형태를 만들어주기 위해서 제1실리콘웨이퍼(42)의 에지영역을 일부 제거하는 에지부 절삭 공정을 수행한다. 여기서, 종래에는 비접합 에지 길이를 고려하여 2.0㎜ 이상을 절삭하였지만, 본 발명에서는 비접합 에지 길이가 1.0㎜ 미만으로 감소되는 바, 절삭 길이를 1.0㎜ 정도로 하여 상기 에지부 절삭 공정을 진행할 수 있다.
또한, 종래에는 에지부 절삭 공정을 진행하는 동안, 휠에 의한 스트레스로 인해 웨이퍼 에지부가 국소적으로 떨어져 나오면서 스크래치나 파편을 유발하게 되지만, 본 발명에서는 접합된 웨이퍼 에지부가 제2산화막(48)에 의해 충진되어 있는 바, 이러한 제2산화막(48)이 스트레스 완화 작용을 함으로써 상기 스크래치나 파편의 유발을 방지할 수 있으며, 따라서, 본 발명은 양질의 본디드 SOI 웨이퍼를 제조할 수 있다.
도 4d를 참조하면, 제1실리콘웨이퍼(42)을 소망하는 실리콘층 두께가 얻어질 때까지, 예컨데, 그라인딩(grinding) 공정을 이용해 박막화시키고, 이 결과로서, 본 발명에 따른 본딩드 SOI 웨이퍼(50)를 제조한다.
이상에서와 같이, 본 발명은 접합된 웨이퍼들간 접합력을 높혀주기 위한 열처리시에 습식 산화 공정을 추가로 실시하여 웨이퍼 에지부에 산화막을 충진시켜 줌으로써 종래와 비교해서 접합된 웨이퍼들에서 비접합 에지 길이를 줄일 수 있으며, 아울러, 접합 강도를 더욱 높일 수 있고, 또한, 에지부 절삭 공정에서의 불량 발생을 줄일 수 있는 바, 양질의 본디드 SOI 웨이퍼를 제공할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (4)

  1. 제1실리콘웨이퍼와 제1산화막이 형성된 제2실리콘웨이퍼를 상기 제1산화막의 개재하에 경면이 마주보도록 접합시키는 단계;
    상기 접합된 웨이퍼들에 대해 접합력이 강화되도록 열처리 공정을 수행하는 단계;
    상기 열처리된 웨이퍼들에 대해 습식 산화 공정을 수행해서 비접합 에지영역을 제2산화막으로 충진시키는 단계;
    상기 제2산화막으로 충진된 비접합 에지영역에서의 제1실리콘웨이퍼의 에지부를 절삭하는 단계; 및
    상기 에지영역이 절삭된 제1실리콘웨이퍼를 박막화시키는 단계;
    를 포함하는 것을 특징으로 하는 본디드 SOI 웨이퍼 제조방법.
  2. 제 1 항에 있어서, 상기 열처리 공정은 1200∼1500℃의 온도에서 100∼150분 동안 질소(N2) 또는 아르곤(Ar) 가스를 사용하여 수행하는 것을 특징으로 하는 본디드 SOI 웨이퍼 제조방법.
  3. 제 1 항에 있어서, 상기 습식 산화 공정은 1.0∼2.0㎛ 두께의 제2산화막이 형성되도록 하는 조건으로 수행하는 것을 특징으로 하는 본디드 SOI 웨이퍼 제조방법.
  4. 제 1 항에 있어서, 상기 습식 산화 공정은 비접합 에지 길이가 0.5∼1.0㎜가 되도록 수행하는 것을 특징으로 하는 본디드 SOI 웨이퍼 제조방법.
KR1020060061349A 2006-06-30 2006-06-30 본디드 ｓｏｉ 웨이퍼 제조방법 KR20080002485A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060061349A KR20080002485A (ko) 2006-06-30 2006-06-30 본디드 ｓｏｉ 웨이퍼 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060061349A KR20080002485A (ko) 2006-06-30 2006-06-30 본디드 ｓｏｉ 웨이퍼 제조방법

Publications (1)

Publication Number Publication Date
KR20080002485A true KR20080002485A (ko) 2008-01-04

Family

ID=39214266

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060061349A KR20080002485A (ko) 2006-06-30 2006-06-30 본디드 ｓｏｉ 웨이퍼 제조방법

Country Status (1)

Country Link
KR (1) KR20080002485A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100985738B1 (ko) * 2007-10-12 2010-10-06 주식회사 테라세미콘 Ｓｏｉ 웨이퍼 제조방법
CN103053019A (zh) * 2010-07-30 2013-04-17 Memc电子材料有限公司 半导体和太阳能晶片
CN103871870A (zh) * 2014-02-28 2014-06-18 武汉新芯集成电路制造有限公司 一种去除晶圆键合边缘缺陷的方法
CN105271108A (zh) * 2015-09-10 2016-01-27 武汉新芯集成电路制造有限公司 一种晶圆的键合方法
CN109461647A (zh) * 2018-11-16 2019-03-12 德淮半导体有限公司 半导体装置的制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100985738B1 (ko) * 2007-10-12 2010-10-06 주식회사 테라세미콘 Ｓｏｉ 웨이퍼 제조방법
CN103053019A (zh) * 2010-07-30 2013-04-17 Memc电子材料有限公司 半导体和太阳能晶片
CN103871870A (zh) * 2014-02-28 2014-06-18 武汉新芯集成电路制造有限公司 一种去除晶圆键合边缘缺陷的方法
CN105271108A (zh) * 2015-09-10 2016-01-27 武汉新芯集成电路制造有限公司 一种晶圆的键合方法
CN109461647A (zh) * 2018-11-16 2019-03-12 德淮半导体有限公司 半导体装置的制造方法

Similar Documents

Publication Publication Date Title
JP3975634B2 (ja) 半導体ウェハの製作法
JP4674844B2 (ja) 層転位を介して絶縁体上に緩和したシリコンゲルマニウムを作製する方法
TWI588914B (zh) Transparent SOI wafer manufacturing method
JP6168143B2 (ja) ハイブリッド基板の製造方法
TW200937508A (en) Substrate provided with semiconductor films and manufacturing method thereof
KR20070055382A (ko) 접합웨이퍼의 제조방법
JP2001237403A (ja) 半導体装置の製法および超薄型半導体装置
KR20080002485A (ko) 본디드 ｓｏｉ 웨이퍼 제조방법
KR101486779B1 (ko) Ｓｏｉ 기판의 제조 방법 및 ｓｏｉ기판
TWI716627B (zh) 貼合式soi晶圓的製造方法
US6939783B2 (en) Preventive treatment method for a multilayer semiconductor wafer
JPH1174208A (ja) 半導体基板の製造方法
JP2004111521A (ja) Ｓｏｉウエーハおよびその製造方法
JPH11297703A (ja) 半導体装置の製造方法
JPH11330438A (ja) Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JPH05109678A (ja) Ｓｏｉ基板の製造方法
JP2000223679A (ja) 半導体基板及びその製造方法
JPH11330437A (ja) Ｓｏｉ基板とその製造方法
JP3216535B2 (ja) Ｓｏｉ基板およびその製造方法
JP2586422B2 (ja) 誘電体分離型複合集積回路装置の製造方法
KR102568640B1 (ko) 도너 기판의 잔류물을 제조하는 방법, 그 방법에 의해 제조된 기판 및 그 기판의 사용
KR100465630B1 (ko) 웨이퍼의 제조방법
JPH0774328A (ja) Ｓｏｉ基板
JP2001144273A (ja) 半導体装置の製造方法
JPH11214503A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination