JPS61294846A - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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JPS61294846A
JPS61294846A JP61139384A JP13938486A JPS61294846A JP S61294846 A JPS61294846 A JP S61294846A JP 61139384 A JP61139384 A JP 61139384A JP 13938486 A JP13938486 A JP 13938486A JP S61294846 A JPS61294846 A JP S61294846A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
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【発明の詳細な説明】 本発明は、少なくとも１つの支持体と単結晶半導体とを
有し、両体には、肉厚減少研摩（鏡面研摩）によって得
られた少なくとも１つの平らな光学的に平滑な面が得ら
れ、次いで少なくとも半導体の光学的に平滑な面に絶縁
層が設けられ、前記の両体は、機械的な結合を得るため
に、その平らな面が浄化された後に無塵ふん囲気中で互
いに接触され、次いで少なくとも３５０℃の熱処理を受
けるようにした半導体デ・バイスの製造方法に関するも
のである。
本発明の目的は、絶縁体上に単結晶層を得ることにある
（ＳＤＩ　＝シリコン・オン・インシュレータとも呼ば
れる）。絶縁体上の半導体層は半導体技術に大きな関心
をもたれてきている。実際に、ＳＤＩの場合、この半導
体層は高性能の半導体デバイスに使用するのに非常に有
利である。この高性能は就中法の事実による、すなわち
、例えば外部放射線により起きる前記の層の下の支持体
内の妨害が半導体デバイスの動作に影響することがない
が、これは半導体自体が支持体として働く場合に本当に
当嵌る（ＳＯＩ　は放射線に対して不感性である）。薄
い半導体層では、循環電流はこれ等の層に設けられた半
導体デバイスの周囲にも生じない（ラッチ・アップ＝１
ａｔｃｈ　ｕｐ）。
薄いシリコン眉をサファイア上にエピタキシャル成長す
ることは公知である。サファイアは６方結晶構造を有し
、シリコンは立方結晶構造を有するがこれ等の層は殆ど
結晶不規則性を示すので、そのため用途が限定される。
単結晶シリコンのつ工−ハに酸素イオンを打込み、次い
で熱処理（焼なまし）を行ってこれにより酸化シリコン
の埋込層を得るようにして絶縁体上に単結晶シリコンを
得ることは公知である。けれどもこの工程を行う装置は
極めて複雑で高価であり、この工程は、大きな表面例え
ば直径ｉｏａｍの表面に対して非常に時間がかかる。絶
縁体上の多結晶シリコン層をレーザ焼なましによって単
結晶層に変えることも公知である。この工程は非常に時
間がかかる。これ等すべての場合において、適当な寸法
の均一な均質単結晶層を得るのは非常に難しく、レーザ
による焼なましの場合には均一な領域は例えば僅かに０
．０１ｍｍ２である。
他の結晶化方法はランプ加熱およびストリップヒークで
ある。これ等両者は、半導体層の支持体の温度が高くな
る（１１００℃またはそれ以上）という欠点を有する。
これに反し、大きな単結晶領域例えば１ｃｍ２の単結晶
領域がこの場合得られるが、これ等の領域は欠陥を免れ
ない。
欧州特許第１３６０５０号には“リンギリング（ｗｒ　
ｉｎ−ｇｉｎｇ）　　”という名で知られている結合技
術が記載されている。この場合の目的は、結合が測定に
影響しないことを確保することによって、半導体圧力変
換器内の圧力の誤った測定、を避けることにある。けれ
どもこの欧州特許は絶縁体上に半導体層を得る方法に関
するものではない。
本発明の目的は、均一な均質単結晶層が比較的簡単な方
法で得られまた７、５ｃｍまたはそれ以上の寸法が容易
に得られるようにした、絶縁体上に薄い半導体層を有す
る半導体デバイスの製造方法を得ることにある。本発明
は次のような認識に基づくものである、すなわち、それ
自体は公知のリンギング技法は絶縁体上に薄い半導体層
を得るための補助手段とすることもでき、またこの場合
特定の処理°工程により、半導体技術に用いられている
以後の処理工程の間付着が完全に保たれるような良好な
結合が絶縁層と半導体層間に得ることができる。
前述の目的を達するために、本発明は次のようにしたこ
とを特徴とするものである、すなわち、冒頭記載の種類
の方法において、両体が互いに接触される前に、少なく
とも半導体上の絶縁層が結合活性化処理（ｂｏｎｄｉｎ
ｇ　ａｃｔｉｖａｔｉｎｇ　ｔｒｅａｔｍｅｎｔ）を受
け、次いで表面間の極めて密接した結合が確立され、続
いて半導体がエツチングにより０．０５から１００μｍ
の間にある予定値名簿くされる。
“結合活性化処理”という言葉は、層の表面における多
数の原子が結合活性的（ｂｏｎｄ　ｉｎｇ−ａｃｔ　ｉ
ｖｅ　）になることを保証する処理を意味する。この結
合点の数の増加によって、極めて強固な付着が得られる
。前記の結合活性化処理によって、光学的に平滑な表面
の少なくとも５０％がファンデルワールス結合を受ける
ようにすることができる。次いでエツチングにより薄く
された単結晶半導体材料の層は、半導体技法の通常の以
後の処理工程の後でも支持体の絶縁層に極めて強固な付
着を保持する。
半導体層はエツチングによって所定の値名簿くされるこ
とができ、この層は、その寸法が本来の半導体と同じ大
きさでもその均一な均質単結晶特性を保持する。
集積回路を得るには、層の最終的な厚さは０．１と１μ
ｍの間にある値を有するのが好ましい。電力用トランジ
スタに対しては、厚さは１と２０μｍの間にある。
結合活性化処理は、微視的なでこぼこが殆ど平滑にされ
る光表面平滑処理でもよい。化学的エツチング処理もこ
の表面に付加的な結合を形成するのに適している。別の
方法は、湿潤した化学的スピンガラス（求心によって薄
い層に処理されることのできる有機溶剤中の酸化シリコ
ン）の層を設け、有機物質を約２００℃の温度でこれよ
り除去し、全体を少なくとも８００℃の温度で濃密化し
てガラスにする。
エツチングによる肉薄化処理は等方性エツチング処理で
行うことができ、更に、エピタキシアル半導体層が半導
体上に成長されている場合には、電気化学的エツチング
処理で行うことができる。
後者の場合には、エツチング工程は非導電層で停止され
、かくして任意の所望の厚さにエツチングによって薄く
することができる。
本発明の方法は２次元半導体デバイスの製造に用いるこ
ともできる。本発明の方法は更にカリウム砒素のような
ＡＩＩＩ−ＢＶ族材料にＭＯＳ　ＦＥＴを形成するのに
使用することもできる。本発明の方法は更に３次元スタ
ックＩＣの形成に用いることができる。このスタックＩ
Ｃでは、電気素子だけでなく例えば磁気および光学素子
のような他の素子も形成されることができる。本発明を
以下に図面の実施例によって更に詳しく説明する。
第１図から第３図は絶縁支持体上に薄い半導体層を得る
第、−の実施例を示す。第１図は、例えばシリコンより
成りその上に酸化シリコン層２が設けられた支持体１を
示す。半導体３もシリコンより成り酸化シリコン層４を
有してもよい。これ等の支持体および半導体は、酸化の
前に肉厚減少（ｂｕｌｋ−ｒｅｄｕｃｉｎｇ）研磨処理
により平坦にされ滑らかにされている。このような研磨
処理では、少なくとも材料の１０μｍが除去される。酸
化の後、半導体の酸化物層４および場合によっては支持
体の層２も結合活性化処理を受ける。この処理は、層の
表面の原子が付加的な結合を得るのを確保する処理であ
る。前記の結合化性化処理は、例えば表面層の光エッチ
ングでもよい。別の方法は、表面平滑処理を行い、この
処理により主に微視的なでこぼこ平滑にすることである
。更に別の方法は、湿潤した化学的ガラスを表面に薄い
層にスピン（ｓｐｉｎ）　Ｌ、この化学ガラスの層より
溶剤を蒸発させ、８００℃以上の温度でガラスを濃密に
することである。
前記の２つの体は、無塵のふん囲気中で浄化された後層
２と４とで互いに接触させられる（第２図）。この場合
リンギ、ングと称される自然の付着が生じる。結合活性
化処理による層２と４の表面の結合点のために、ここで
の付着は極めて強い。
光学的に平滑な面の少なくとも５０％がこの場合ファン
デルワールス結合を受ける。全体を少なくとも３５０℃
で熱処理すると付着効果は更に増す。
支持体上に絶縁状態でかくして得られた第３図に示す薄
い半導体層は、連続的な完全な付着を有する。半導体技
術において普通の薄い半導体層５内の別の処理工程もこ
の付着を失わせることがない。本発明の方法によれば、
層５の単結晶半導体材料が一様に均質な、絶縁体上の薄
い半導体層が得られる。この層の横寸法は、出発材料す
なわち半導体３の横寸法と同じ大きさにできる。したが
って、絶縁体上の単結晶半導体材料の薄い層内に極端に
大きな領域、例えば０．７ｃｍ直径またはそれ以上の領
域を得ることができる。
以上説明した実施例では、支持体１と半導体３はシリコ
ンより成る。けれども、これは必ずしもそうでなくてよ
い。半導体３は例えばガリウム砒素のようなものでもよ
い。異なる半導体の組合せもまた可能である。支持体は
例えば石英でもよく或いはまた異種の材料より構成する
こともできる。
シリコンの場合酸化層は単に熱的に設けることができる
。他の支持体の場合には例えば酸化シリコンは熱分解的
に設けることができる。
第４図から第６図は第１図から第３図について説明した
と同様な工程を概略的に示す。けれども、この場合には
先ずシリコンの薄い層７が半導体６上にエピタキシャル
成長される。この半導体は例えば高濃度にドープされた
ｎ型シリコンより成り、エビタシャル層は真性シリコン
より成るものでもよい。エツチングにより薄くする工程
迄は、この実施例の方法は第１図から第３図で説明した
のと同じである。リンギングおよびこれに続く熱処理の
後、今度は電気化学的エツチング工程が行われる。高濃
度にドープされたｎ型シリコンは完全にエッチし去られ
、このエツチング工程は、エピタキシャル成長シリコン
層が始まるところで自動的に止められる。第６図の薄い
半導体層７の厚さはしたがってこの場合半導体６上にエ
ピタキシャル成長された層の厚さによって定まる。
このようにして、エツチングによる薄くする工程を大き
な精度で行うことができる。それ以上の用途に応じて、
この値は０．０５と１００μｍの間にあることができる
。集積回路の形成に対して用いられる時には、厚さは殆
ど０．１と１μｍの間に選ばれる。例えば電力用トラン
ジスタに用いられる時は１と２０μｍ間の厚さが適当で
ある。
第７図から第１Ｏ図は、“支持体上の薄いシリコン”が
、全体が平らな表面を有する互いに絶縁された半導体領
域の２次元パターンを得るのに用いられるそれ以後の処
理を示す。
第７図は、感光性ラフ力が施され、マスキング工程が行
われ、現像工程およびこれに続くエツチング工程が行わ
れ後、分離したシリコン領域８が薄い半導体層内に形成
されたアセンブリを示す。
第８図は、前記の領域８に熱酸化物層９が設けられた後
のアセンブリを示す。酸化シリンコ例えば熱分解酸化シ
リコンの層１０が次いで領域８の間のスペースおよび領
域８上方にもデポジットされる（第９図）。この実施例
が、前記のスペースが熱酸化物９の成長によって完全に
うめられるようなものであれは、溝をうめるための８１
０□のデポジション工程は必要ない。層１０はそれ自体
公知の方法によって平らにされ、この処理において少な
くとも領域８の上側の酸化シリコンの全量がエッチし去
られる。最終的には、その上に多数の領域８が絶縁され
てデポジットされた支持体より成る素子が形成され、前
記の領域８は残った酸化シリコン９．１０で互いに絶縁
され、一方上側全体は１つの平らな表面を形成する。領
域８の夫々には、この場合ダイオードやトランジスタ５
のような個々の素子を設け、そのアセンブリが１つの集
積回路を形成することができる。
本発明は、ガリウム砒素、ガリウムアルミニウム砒素等
のようなＡＩＩＩ−ＢＶ族材料にＭＯＳ　Ｆ［ＥＴを形
成するのにも特に適している。これ等の材料中のＭＯＳ
、　ＦＢＴは、電荷キャリヤが高い移動度をもつために
速くスイッチできるという大きな利点を有する。けれど
も、これ等の材料の上に十分な絶縁特性の酸化物を設け
ることは難しい。最も理想的な形の酸化物すなわち熱的
に形成された酸化物はＡＩＩＩ−ＢＶ族材料では不可能
である。それにも拘らず本発明はＭＯＳ　ＦＥＴのこの
好ましい形を得ることを可能としたものである。第１１
図において、支持体１はＡＩＩＩ−ＢＶ族材料例えばガ
リウム砒素より成る。第１図から第３図または第４図か
ら第６図について説明したように、シリコン半導体がリ
ンギングによってその上に設けられる。熱酸化シリコン
の層４はシリコン体上に成長されたものである。リンギ
ングによって、特に適した熱成長酸化シリコンの層４が
かくしてガリウム砒素体上に形成される。この薄い酸化
シリコン層は、分離された部分８ａを形成するようにエ
ッチされるが、第１１図と第１２図にはその１つだけが
示されている。
ＭＯＳ　ＦＥＴのソースとドレインを形成するｎ型のド
ープ領域２０と２１が支持体１内に形成される。
第１２図は、可能なＭＯＳ　ＦＢＴの最終的な形を示す
。
ソース２０とドレイン２１の上方では酸化シリコンは除
去され、接点２２と２３が設けられる。もとは真性であ
ったシリコン８ａは、第１２図の場合には例えばイオン
打込または珪化物化（ｓｉｌｉｃｉｄａｔｉｏｎ）によ
って導電性シリコンに変えられる。領域８ａはこの場合
ＭＯ３ＦＢＴのゲートを形成する。
第１３図から第１７図は、以上説明した方法によって３
次元のスタックＩＣを形成する方法を示す。第１３図は
、第１図から第３図または第４図から第６図で説明した
ようにして支持体上に絶縁して設けられた薄い半導体層
１１を示す。例えばシリコンの単結晶半導体層１１内に
ＩＣ構造が形成される。この場合必要とされる技術的な
処理によって層１１に隆起部分が局所的に形成される。
第１４図は、酸化シリコン層１２が例えば熱分解でシリ
コン層１１上にデポジットされるのを示す。第１５図は
、それ自体公知のやり方で平面化されて平らな表面を有
する酸化シリコン層１２が層１１の半導体構造の上に得
られた状態を示す。この酸化シリコン層１２は例えば０
．５　μｍの厚さを有することができる。
第１５図に示したアセンブリはかくして支持体として使
用され、この支持体の上に、第１図から第３図または第
４図から第６図に関して説明したように絶縁状態で別の
薄い半導体層が設けられる。
層１１の半導体構造で形成される回路は、分かり易いよ
うに第２レジスタと称する。
第１６図は、エツチングによる薄肉化を受けた半導体層
１３と例えば酸化シリコンの絶縁層１４を示すもので、
この絶縁層１４は層１２上にリンギングされたものであ
る。ＩＣ構造がやはり層１３内に形成され、その結果そ
の上表面は第１７図に示した形をとる。
層１３のこれ等の構造は第２レジスタを形成する。
以上説明したように３次元スタックＩＣが形成され、こ
の場合薄い半導体層は絶縁体上に位置する。所望に応じ
て幾つかのレジスタをスタックに付加することもできる
。
第１７図に示したようにコンパクトに形成されたスタッ
クＩＣでは、ＩＣ内に消散された熱の放出に特別な注意
を払わなければないならい。強制冷却の１つの方法は、
冷却体として働く１つまたはそれ以上のペルチェ（Ｐｅ
ｔｉｅｒ　）素子を少なくとも１つのレジスタに形成す
ることである。例えば比較的大きなキャパシタのような
比較的多くのスペースを占める構成要素が含まれる場合
には、レジスタの実装密度に不利である。したがって、
大きな表面積を占めるこのような構成要素を主として収
容する少なくとも１つのレジスタを用いるのが好ましい
。
第１８図は３つのレジスタを有する３次元スタックＩＣ
を示す。この図には種々のレジスタ間に電気接続を得る
異なる方法が示されている。接続部１５と１６は、例え
ば、接続したい場所に例えば反応性プラズマエツチング
により先ず孔をあけることにより得られる。これ等の孔
は次いで導電材料でうめられる。図の実施例の接続部１
５は第３（上方）と第２（中央）レジスタ間の電気接続
を形成する。
接続部１６は第ルジスタまで延長している。
第１８図は更にレジスタ間の電気接続を得る別の方法も
示す。スタックｔＣの外周縁の所望の場所に接続部１７
を形成することができる。
第１９図は、光学素子が含まれたレジスタ２５の平面図
を示す。
このレジスタ２５は、酸化シリコンの光導体２７を経て
周囲にアクセスするレーザまたは発光ダイオード２６を
有する。光エネルギは略図で示した光ファイバ２８を経
て送られる。散乱の僅かな非吸収媒体中の光の伝送は、
実質的に損失が生ぜずしたがって熱放散が起きないとい
う利点がある。したがって、レジスタの情報を光伝送に
より送るのが効′率的であろう。
第１９図に略図的に示した第２の方法では、レーザまた
は発光ダイオード２９は酸化シリコンの光導体３０を経
て検出器３１と連結され、この検出器内で光エネルギが
電気エネルギに変換される。
光導体がスタックＩＣの垂直方向にその上個迄延在し、
この場合光エネルギが上側から所望のレジスタに或いは
またレジスタから上側に供給されることができるように
することも可能である。
光導体２７および３０のような酸化シリコンチャネルは
、光導体としてだけでなく、レジスタ内の半導体構成要
素間の絶縁体としても働くことができる。
支持体は、非晶質、多結晶または単結晶の形の単一材料
より成るものでよい。支持体は層のアセンブリより成っ
てもよく、この場合、層の１つは基層上にヘテロエピタ
キシャル成長される。
支持体は、受動電気絶縁特性以外に、磁気特性（例えば
イツトリウム鉄ガーネットにおける）、圧電特性（例え
ば８１＋□Ｇｅ０２ｏまたはＢＩＩ２Ｓ１０２０におけ
る）および電気光学特定（例えばニオブ酸すウチムまた
はニオブ酸カリウムにおける）のような能動内部特性（
ａｃｔｉｖｅ　ｂｕｌｋ　ｐｒｏｐｅｒｔｉｅｓ）をも
有してよい。
更にまた支持体は、音響表面波により発生された層状（
ｌａｙｅｒｖｉｓｅ）能動特性（例えばニオブ酸リチウ
ムにおける）や静磁気表面波を発生する特性（例えばガ
ドリウム・ガリウム・ガーネット上にヘテロエピタキシ
ャル成長されたイツトリウム・鉄・ガーネットにおける
）をも有してもよい。
例えばインジウム錫酸化物の導電性および光学的に透明
な部分が支持体とレジスタの両方に含まれてもよい。
【図面の簡単な説明】
第１図は瓦いに結合する前の支持体と半導体を示す路線
図、 第２図はその結合後を示す路線図、 第３図は第２図のアセンブリより薄い半導体層を形成し
た状態を示す路線図、 第４図は別の実施例における結合前の支持体と半導体を
示す路線図、 第５図はその結合後を示す路線図、 第６図は第５図のアセンブリより薄い層を形成した状態
を示す路線図、 第７図は第３図または第６図の薄い半導体に絶縁領域を
形成した状態を示す路線図、 第８図は第７図のアセンブリの絶縁領域に酸化物を熱成
長させた状態を示す路線図、 第９図は第８図のアセンブリに更に酸化物をデポジット
した状態を示す路線図、 第１０図は平面化した後の状態を示す路線図、第１１図
はＭＯＳ　ＦＥＴを得る場合の一製造段階を示す路線図
、 第１２図はその最終状態を示す路線図、第１３図から第
１７図は３次元スタックＩｎの形成の連続した各製造段
階を夫々示す路線図、第１８図はスタックＩＣの電気接
続部の形を示す路線図である。 第１９図は光学素子が含まれるレジスタの略平面図であ
る。 １・・・支持体 ２、９．１０．１２・・・酸化シリコン層３．６・・・
半導体　　　　４・・・酸化物層７．１１・・・シリコ
ン層　　訃・・分離シリコン領域１３・・・半導体層　
　　　１４・・・絶縁層１５・・・接続部　　　　　２
５・・・レジスタ２６、２９・・・レーザまたは発光ダ
イオード２７、３０・・・光導体　　　２８・・・光フ
ァイバ３１・・・検出器

Claims (1)

  1. 【特許請求の範囲】 １、少なくとも１つの支持体と単結晶半導体とを有し、
    両体には、肉厚減少研磨（鏡面研磨）によって得られた
    少なくとも１つの平らな光学的に平滑な面が得られ、次
    いで少なくとも半導体の光学的に平滑な面に絶縁層が設
    けられ、前記の両体は、機械的な結合を得るために、そ
    の平らな面が浄化された後に無塵ふん囲気中で互いに接
    触され、次いで少なくとも３５０℃の熱処理を受けるよ
    うにした半導体デバイスの製造方法において、両体が互
    いに接触される前に、少なくとも半導体上の絶縁層が結
    合活性化処理を受け、次いで表面間の極めて密接した結
    合が確立され、続いて半導体がエッチングにより０．０
    ５から１００μｍの間にある予定値迄薄くされることを
    特徴とする半導体デバイスの製造方法。 ２、半導体はエッチングにより０．１から１μｍの間に
    ある値迄薄くされる特許請求の範囲第１項記載の半導体
    デバイスの製造方法。 ３、半導体はエッチングにより１から２０μｍの間にあ
    る値迄薄くされる特許請求の範囲第１項記載の半導体デ
    バイスの製造方法。 ４、結合活性化処理は表面平滑処理である特許請求の範
    囲第１項記載の半導体デバイスの製造方法。 ５、結合活性化処理は化学的エッチング処理である特許
    請求の範囲第１項記載の半導体デバイスの製造方法。 ６、結合活性化処理は、湿潤した化学的スピンガラスの
    層を設け、約２００℃の温度でそれよ有機成分を除去し
    、少なくとも８００℃の温度でガラスを濃密化すること
    より成る特許請求の範囲第１項記載の半導体デバイスの
    製造方法。 ７、真性またはドープされた半導体は等方性エッチング
    処理によるエッチングにより薄くされる特許請求の範囲
    第１項から第６項の何れかの１項記載の半導体デバイス
    の製造方法。 ８、半導体は、その上にエピタキシャル成長された弱く
    ドープされた層を有する高濃度にドープされた支持体を
    有し、エッチングによる肉厚減少処理は電気化学的エッ
    チング処理で行われ、この処理において、高濃度にドー
    プされた部分はエッチし去られ、このエッチング工程は
    、真性または弱くドープされた半導体層で自動的に停止
    される特許請求の範囲第１項から第６項の何れかの１項
    記載の半導体デバイスの製造方法。 ９、半導体材料の薄い層は、多数の分離された領域を形
    成するようにエッチされ、これ等領域間のスペースは熱
    酸化によりふさがれるかまたは絶縁性の溝充填物がこれ
    等領域間のスペースにデポジットされ、この充填物はま
    た前記の領域の上にもデポジットされ、半導体材料の本
    来の薄い層の厚さ以上の厚さを有し、更に、少なくとも
    半導体層の上側迄の平面化の後、その上側全体が平らな
    表面を有する絶縁された半導体領域を有する支持体が形
    成される特許請求の範囲第１項から第８項の何れかの１
    項記載の半導体デバイスの製造方法。 １０、支持体は少なくとも半導体との結合面近くでガリ
    ウム砒素のような半導体ＡIII−ＢＶ族より形成され、
    この半導体は前記の結合面において熱成長された酸化シ
    リコンの絶縁層を有するシリコンより成り、ソースとド
    レインを形成するドープ領域が前以てＡIII−ＢＶ族材
    料内に設けられ、これ等領域上では絶縁層は除去され、
    シリコン層にはＡIII−ＢＶ族材料内でＭＯＳＦＥＴの
    ゲートとして働く絶縁領域が形成される特許請求の範囲
    第１項から第８項の何れかの１項記載の半導体デバイス
    の製造方法。 １１、ＩＣ構造が薄い半導体層内に設けられ、その結果
    表面は隆起部分を示し、酸化シリコンが前記の表面上に
    デポジットされ、この酸化シリコンは、半導体構造の上
    に僅かな厚さの絶縁層が存する迄平面化され、このアセ
    ンブリは、絶縁層を有する半導体がその上に設けられた
    支持体を形成する第１レジスタであり、薄い半導体層は
    、ＩＣ構造が設けられた後に第２レジスタを形成し、３
    次元スタックＩＣを形成するための以後の同様な工程が
    行われ得る特許請求の範囲第１項から第８項の何れかの
    １項記載の半導体デバイスの製造方法。 １２、レジスタの少なくとも１つに、１つまたはそれ以
    上の３次元スタックＩＣを冷却するペルチエ素子を設け
    る特許請求の範囲第１１項記載の半導体デバイスの製造
    方法。 １３、少なくとも１つのレジスタが、比較的大きなキャ
    パシタのような大きな表面積を占める構成要素を収める
    のに用いられる特許請求の範囲第１１項または第１２項
    記載の半導体デバイスの製造方法。 １４、電気接続部が突出する場所の上方に、孔が、隣接
    レジスタの少なくとも１つ迄エッチされ、これ等の孔は
    導電材料でうめられる特許請求の範囲第１１項、第１２
    項または第１３項の何れか１項記載の半導体デバイスの
    製造方法。 １５、種々のレジスタ間の接続は、３次元スタックＩＣ
    の外周に導体を設けることによりなされる特許請求の範
    囲第１１項から第１４項の何れかの１項記載の半導体デ
    バイスの製造方法。 １６、支持体は第１の非磁性ガーネット層より成り、こ
    の支持体上に磁性ガーネット層が成長され、この層内に
    磁区メモリ或いはブロッホ線メモリが形成され、しかる
    後、半導体がこの支持体に付着され、この半導体内に、
    前記の磁区メモリ或いはブロッホ線メモリの制御を行う
    電気回路を得るため半導体素子が形成される特許請求の
    範囲第１項から第１５項の何れかの１項記載の半導体デ
    バイスの製造方法。 １７、支持体は第１の非磁性ガーネット層より成り、こ
    の支持体上に磁性ガーネットが成長され、この層内に磁
    区メモリ或いはブロッホ線メモリが形成され、しかる後
    、半導体がこの支持体に付着され、この半導体内に、磁
    気的メモリと電気的メモリ間に相互作用が生じ得るよう
    に、半導体素子が電気的メモリとして形成される特許請
    求の範囲第１項から第１５項の何れかの１項記載の半導
    体デバイスの製造方法。 １８、エネルギ供給は、光ファイバ装置を経て外部より
    供給され且つ付勢されるべき回路の面内の透明なチャネ
    ルを経て伝送されるか或いはまた付勢されるべき回路の
    面に直角な透明なチャネルを経て伝送された光エネルギ
    によって、レジスタの少なくとも１つに行われる特許請
    求の範囲第１１項から第１７項の何れかの１項記載の半
    導体デバイスの製造方法。 １９、結合さるべき単結晶半導体は、主として光学的機
    能を果たすことのできる半導体材料と共に主として電気
    的機能を果たすことのできる半導体材料より成る特許請
    求の範囲第１項から第１８項の何れかの１項記載の半導
    体デバイスの製造方法。 ２０、光学的機能を果たす構成要素は、光エネルギを外
    部に消散するリード、または光が内部で電気信号に変換
    される場所迄延在する光消散リードを有する特許請求の
    範囲第１９項記載の半導体デバイスの製造方法。 ２１、レジスタ内の絶縁性チャネルは、電気絶縁と光学
    的機能の２重機能を有する特許請求の範囲第１８項から
    第２０項の何れかの１項記載の半導体デバイスの製造方
    法。 ２２、支持体は、電気絶縁特性の外に、圧電、光屈折お
    よび電気光学特性のような能動内部特性を有する特許請
    求の範囲第１項から第２１項の何れかの１項記載の半導
    体デバイスの製造方法。 ２３、支持体は、電気絶縁特性の外に、音響表面波を発
    生するような層状能動特性と静磁気表面波を発生する特
    性とを有する特許請求の範囲第１項から第２０項の何れ
    かの１項記載の半導体デバイスの製造方法。
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