JPS5884458A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPS5884458A JPS5884458A JP18180781A JP18180781A JPS5884458A JP S5884458 A JPS5884458 A JP S5884458A JP 18180781 A JP18180781 A JP 18180781A JP 18180781 A JP18180781 A JP 18180781A JP S5884458 A JPS5884458 A JP S5884458A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体基板の製造方法に関し、Ｉ￥ｉＫ電力用
ノ臂ワートランジスタの製造に用いる半導体基板０Ｉｌ
ｌ造方法に係る。
ノ臂ワートランジスタの製造に用いる半導体基板０Ｉｌ
ｌ造方法に係る。
電力用／母ワートランジスタの製造には、−導電蓋の半
導体基板の裏面側に基板と同導電波の高濃度不純物層を
形成した二層構造（ＮｏｍＮ”またＩｄ Ｐ ｏｎ Ｐ
” ）の半導体基板が用いられる。これは、電力用・臂
ワートランジスタでは基板の裏面側からコレクタ電極を
取シ出すことから、コレクタの飽和抵抗を減少させる上
で基板の裏面側に高濃度不純物層が必要とされる丸めで
ある。
導体基板の裏面側に基板と同導電波の高濃度不純物層を
形成した二層構造（ＮｏｍＮ”またＩｄ Ｐ ｏｎ Ｐ
” ）の半導体基板が用いられる。これは、電力用・臂
ワートランジスタでは基板の裏面側からコレクタ電極を
取シ出すことから、コレクタの飽和抵抗を減少させる上
で基板の裏面側に高濃度不純物層が必要とされる丸めで
ある。
上記二層構造を有する半導体基板の従来の製造方法を、
ｎｐｎパイポー？ ｍ ｚ譬ワートランゾスタの製造に
用いるＮｏｎＮ＋型のシリコン基板を例に説明すれば次
の通シである。
ｎｐｎパイポー？ ｍ ｚ譬ワートランゾスタの製造に
用いるＮｏｎＮ＋型のシリコン基板を例に説明すれば次
の通シである。
中 まず、厚さ５００μ、φ１０００ツ、ｆ仕上げ面を
有するｎ″″型シリコン基板Ｉにオキシ塩化燐（ｐｏｃ
ｚ、 ）を拡散源として１２００℃、３時間の燐拡散を
行ない、基板１０両ｍＫ拡散深度１５μ、表１ｒｒｏ不
純物議［４〜６ Ｘ １０２’／ａｍ”Ｏｎ＋型デポジ
シ、ン層２を形成する（第１図（ａ）図示）。
有するｎ″″型シリコン基板Ｉにオキシ塩化燐（ｐｏｃ
ｚ、 ）を拡散源として１２００℃、３時間の燐拡散を
行ない、基板１０両ｍＫ拡散深度１５μ、表１ｒｒｏ不
純物議［４〜６ Ｘ １０２’／ａｍ”Ｏｎ＋型デポジ
シ、ン層２を形成する（第１図（ａ）図示）。
（１１）次に、１２７０℃、２７０時間の熱処理によｊ
） ｎ ＠ｆ”４ジシ、ン層２のスランビングを行ない
、拡散深度１９０μ、不純物表面濃度Ｉ Ｘ １Ｇ”／
ｅＩＲ”以上のｎ”３１ｘｒｙピング層３を形ピング層
３の表面から２２０μだけ削除する。
） ｎ ＠ｆ”４ジシ、ン層２のスランビングを行ない
、拡散深度１９０μ、不純物表面濃度Ｉ Ｘ １Ｇ”／
ｅＩＲ”以上のｎ”３１ｘｒｙピング層３を形ピング層
３の表面から２２０μだけ削除する。
これによシ、ｉ−型層ｌも２２０μｍ１９０ｓ＝３０μ
だけ削除され、従って、う、ピングされなかっ九ｍ＋盤
のスラッピング層３上にｎ−型層１を有するＮｏａＮ＋
型のシリコン基板が得られる（同図（ａ）図示）。
だけ削除され、従って、う、ピングされなかっ九ｍ＋盤
のスラッピング層３上にｎ−型層１を有するＮｏａＮ＋
型のシリコン基板が得られる（同図（ａ）図示）。
このときのｎ″′型層型層１拡直１０００ラッピング面
４になっている。
４になっている。
（１い 次１１ｃ、ｎ−蓋層１の表面をミラーラッピン
グすることによシ、ラッピング面４の破砕層を除去する
と共に表面をミラー面６に仕上げる。
グすることによシ、ラッピング面４の破砕層を除去する
と共に表面をミラー面６に仕上げる。
これによシ裏面側にコレクタ電極を形成するための深さ
１９０μのｎ＋型スランピング層３と、そＯ上にコレク
タ領域となる厚さ６０声の亀一層領域１を有し、全体の
厚さが２−５０μＯＮ＠鳳Ｎ” ！ ’／ ＩＪコン基
板が得られる（同図（ｄ）図示）。
１９０μのｎ＋型スランピング層３と、そＯ上にコレク
タ領域となる厚さ６０声の亀一層領域１を有し、全体の
厚さが２−５０μＯＮ＠鳳Ｎ” ！ ’／ ＩＪコン基
板が得られる（同図（ｄ）図示）。
こうして得られた二層構造の半導体基板は、その製造方
法に因んで０８Ｌ基板（Ｏｎ＠８ｉｄ・ｍ１ｒｒｏｒ
Ｌａｐｐｉｎｇ基板）と呼ばれている。
法に因んで０８Ｌ基板（Ｏｎ＠８ｉｄ・ｍ１ｒｒｏｒ
Ｌａｐｐｉｎｇ基板）と呼ばれている。
ところで、上記従来の製造方法では、厚さ２５０μの０
８Ｌ基板を得るために略２倍の厚さの基板から出発しな
ければならず、材料ロスが大きいという問題があった。
８Ｌ基板を得るために略２倍の厚さの基板から出発しな
ければならず、材料ロスが大きいという問題があった。
また、片側を２２０μもラッピングして削除しなければ
ならないため長時間のう、ピングを要すること、および
高精度のう、ピングを行なうために高度の技術を要する
ことなどからコスト高になるという問題ングであること
、およびその後のきツー面仕上げも機械的なう、ｅング
仕上げであることから、上記従来の製造方法による０８
Ｌ基板を用いて作成され要素子では少数キャリアのライ
フタイムが低下するという問題がありた。
ならないため長時間のう、ピングを要すること、および
高精度のう、ピングを行なうために高度の技術を要する
ことなどからコスト高になるという問題ングであること
、およびその後のきツー面仕上げも機械的なう、ｅング
仕上げであることから、上記従来の製造方法による０８
Ｌ基板を用いて作成され要素子では少数キャリアのライ
フタイムが低下するという問題がありた。
本発明状上述の事情に鑑みてなされ丸もので、従来と同
様の厚さを有する二層構造の半導体基板を従来よシも薄
い基板から出発して低コストかつ高い材料効率で製造す
ることができ、しかも少数キャリアの高いライフタイム
を得ることのできる半導体基板の製造方法を提供するも
のである。
様の厚さを有する二層構造の半導体基板を従来よシも薄
い基板から出発して低コストかつ高い材料効率で製造す
ることができ、しかも少数キャリアの高いライフタイム
を得ることのできる半導体基板の製造方法を提供するも
のである。
即ち、本発明は不純物機度の低い一導電屋の半導体基板
の両面に酸化膜を形成する工程と、咳基板の片面側の酸
化膜上に液状シリカ化合物を塗布し、該液状シリカ化金
物を介して二枚の基板を密に固着した貼着体を形成する
工程と、該貼着体に不純物拡散を行なうことによシ基板
の非固着面側に基板と同導電飄の高貴度不純物層を形成
する工程と、貼着体全面を酸化することによシ基板の非
固着面側に酸化膜を成長させる工程と、多、数の貼着体
を積層加圧し九スタック状態で前記高１ｉ＆不純物層の
シランピングを行な−りた後、このスタ、り状態から個
々の基板を分離する工程と、該分離された基板の非スツ
ンピング面をミラーエ、チイグ仕上げするニーとからな
る半導体基板の製造方法である。
の両面に酸化膜を形成する工程と、咳基板の片面側の酸
化膜上に液状シリカ化合物を塗布し、該液状シリカ化金
物を介して二枚の基板を密に固着した貼着体を形成する
工程と、該貼着体に不純物拡散を行なうことによシ基板
の非固着面側に基板と同導電飄の高貴度不純物層を形成
する工程と、貼着体全面を酸化することによシ基板の非
固着面側に酸化膜を成長させる工程と、多、数の貼着体
を積層加圧し九スタック状態で前記高１ｉ＆不純物層の
シランピングを行な−りた後、このスタ、り状態から個
々の基板を分離する工程と、該分離された基板の非スツ
ンピング面をミラーエ、チイグ仕上げするニーとからな
る半導体基板の製造方法である。
以下、第２図←）〜０）を参照して本発明をｌ１ｐＨΔ
イ？−ラ型ノ豐ワートランジスタ用シリコン基板の製造
に適用し九−実施例を説明する。
イ？−ラ型ノ豐ワートランジスタ用シリコン基板の製造
に適用し九−実施例を説明する。
実施例
（１）ｔず、厚さ２７０μ、φ１０００ツ、プ仕上げの
ｎ−屋シリコン基板１１を１０００℃のドライ酸素雰囲
気中で２０分間熱逃理することによシ、その両側表面に
膜厚５ＧＧ〜１００ｇの熱酸化膜１２を形成する（第２
図（ａ）図示）。
ｎ−屋シリコン基板１１を１０００℃のドライ酸素雰囲
気中で２０分間熱逃理することによシ、その両側表面に
膜厚５ＧＧ〜１００ｇの熱酸化膜１２を形成する（第２
図（ａ）図示）。
（１１）次に、基板１１０片面の熱酸化膜１２上に液状
のシリカ化合物溶液をスピンナー等によりて、例えば２
０ＧＯｒｐｍ、１５秒間の条件で塗布形成し、この液状
シリカ化合膜１３を介して二枚の同様の基板を貼シ合わ
せる。絖いて、１０００℃以上の酸素１１！囲気中で熱
処理を行な９て液状シリカ化合物膜を固化することによ
シ二枚の基板１１．１１’をシリカ化金物層１３を介し
て密着固定する（第２図（ｂ）図示）−なお、との熱処
理によシ基板１１．１１’の表面に先に形成されていた
熱酸化膜１２．１２’がシリカ化合物１３と反応して強
゛固な接合が達成される。
のシリカ化合物溶液をスピンナー等によりて、例えば２
０ＧＯｒｐｍ、１５秒間の条件で塗布形成し、この液状
シリカ化合膜１３を介して二枚の同様の基板を貼シ合わ
せる。絖いて、１０００℃以上の酸素１１！囲気中で熱
処理を行な９て液状シリカ化合物膜を固化することによ
シ二枚の基板１１．１１’をシリカ化金物層１３を介し
て密着固定する（第２図（ｂ）図示）−なお、との熱処
理によシ基板１１．１１’の表面に先に形成されていた
熱酸化膜１２．１２’がシリカ化合物１３と反応して強
゛固な接合が達成される。
（ｉｉｉ） 次に、例えばオキシ塩化燐を拡散源とし
て１２００℃の酸化性雰囲気中で３時間′１！度の燐拡
散を行ない、拡散深度１５μ、不純物表面濃度４〜６
Ｘ １０２１／ｍ” Ｏｎ” 盤高濃度不ｘ物層ｘ４．
１４’を形成する（第２図（・）図示）。
て１２００℃の酸化性雰囲気中で３時間′１！度の燐拡
散を行ない、拡散深度１５μ、不純物表面濃度４〜６
Ｘ １０２１／ｍ” Ｏｎ” 盤高濃度不ｘ物層ｘ４．
１４’を形成する（第２図（・）図示）。
（１ｖ）次に、スチーム雰囲気下で１０００℃、４時間
の酸化を行ない、１．０〜１．２μの酸化膜ＩＳ、ＩＳ
’を成長させる（第２図（ｄ）図示）。
の酸化を行ない、１．０〜１．２μの酸化膜ＩＳ、ＩＳ
’を成長させる（第２図（ｄ）図示）。
（Ｖ） 次に、第２図（ｄ）のように二枚の基板１１
゜１１′を密着したものを１２７０℃のＮ２１０２−２
／１の混合ガラス雰囲気下で２７０時間のスランピング
を行ない、拡散深度１９０μ、不純物表面濃度Ｉ Ｘ
１０”／２−以上の１１＋型スランビング層１６．１６
’を形成する（第２図（・）図示）。
゜１１′を密着したものを１２７０℃のＮ２１０２−２
／１の混合ガラス雰囲気下で２７０時間のスランピング
を行ない、拡散深度１９０μ、不純物表面濃度Ｉ Ｘ
１０”／２−以上の１１＋型スランビング層１６．１６
’を形成する（第２図（・）図示）。
このときのスランビングは、第３図に示すように、石英
ガイド板１００によシ第２図（４）のように基板１１．
１１’を密着結合したものを相互Ｋ１１間のないように
多数重ね合わせて完全スタ、り状態とし、これを石英拡
散ボー）Ｊ６ＪＫ載せて行なう。
ガイド板１００によシ第２図（４）のように基板１１．
１１’を密着結合したものを相互Ｋ１１間のないように
多数重ね合わせて完全スタ、り状態とし、これを石英拡
散ボー）Ｊ６ＪＫ載せて行なう。
（ｖｉ）上記スランピングの終了後、第３図の完全スタ
、り状の基板１１．１１’は酸化膜１５およびシリカ化
合物層ＩＳを介して相互に密着結合されているから、こ
れをフッ酸液中に浸漬することによシ個々の基板に分離
する（第２図（ｆ）図示）。
、り状の基板１１．１１’は酸化膜１５およびシリカ化
合物層ＩＳを介して相互に密着結合されているから、こ
れをフッ酸液中に浸漬することによシ個々の基板に分離
する（第２図（ｆ）図示）。
（Ｖｉｌ） 次に、分離された個々の基板におけるＣ型
層１１の表面を例えばフッ酸、硝酸および酢酸の混合液
（ＨＦ ： ＨＮＯ，： ＣＨ，Ｃ００）Ｉ ＝ １
： ３ ： ２ ）で２０μ程度工、チングすることに
よシミ２−面仕上げを行なう（第２図−）図示）。
層１１の表面を例えばフッ酸、硝酸および酢酸の混合液
（ＨＦ ： ＨＮＯ，： ＣＨ，Ｃ００）Ｉ ＝ １
： ３ ： ２ ）で２０μ程度工、チングすることに
よシミ２−面仕上げを行なう（第２図−）図示）。
こうして、拡散深さ１９０声のスツンピング層１６と膜
厚６０μの＊−１１層１ノとからなシ、全体が２５０μ
の厚さを有する二層構造のＮｏｎＮ＋厘シリコン基板が
製造さ、れる、なお、このように片面を工、チングによ
〉建２−仕上げされ喪中導体基板のことを０ＩＩＬ基板
に対してｏｓｇ基ＩＥ （０１１＠ ８１ｄ＊ ｍ１ｒ
ｒ＠ｒ Ｉｔｃｈｉｍｇ基板）と呼ぶことにする。
厚６０μの＊−１１層１ノとからなシ、全体が２５０μ
の厚さを有する二層構造のＮｏｎＮ＋厘シリコン基板が
製造さ、れる、なお、このように片面を工、チングによ
〉建２−仕上げされ喪中導体基板のことを０ＩＩＬ基板
に対してｏｓｇ基ＩＥ （０１１＠ ８１ｄ＊ ｍ１ｒ
ｒ＠ｒ Ｉｔｃｈｉｍｇ基板）と呼ぶことにする。
上記実施例によれば、出発基板１１の片面にのみｎ＋臘
のスラン♂ング層１＃を形成できることから、厚さ２５
０μのｏｓｍ基板を製造するに際して厚さ２７０μの原
料基板を用いればよい。
のスラン♂ング層１＃を形成できることから、厚さ２５
０μのｏｓｍ基板を製造するに際して厚さ２７０μの原
料基板を用いればよい。
従って、従来の製造方法に比較して原料ｐスが。
著しく小さくなシ、材料効率を飛躍的に向上することが
できる。ｔた、ミラー面仕上げに際しても、Ｕ−型層１
１を２０μ程度除去すればよいことから工、チングによ
るよラー面仕上げを用いることができる。従りて、ミラ
ー面仕上げの王様が従来の２．ピングによる場合に比較
して極めて容易かつ短時間で済むからコストの低減が可
能となる一方、機械的なラッ♂ングを行なう必要がない
からｎ″″臘層１１の破砕層や歪が減少し、従来の製造
方法に比較して少数キャリアのライフタイムを向上する
ことができる。因みに、従来の０８Ｌ基板と上記実施例
のｏｉｉｉｃ基板の両方を用いてその表面から３０〜４
０Ｊの深さに！レーナー構造のＰＮ接合を形成し、電極
を形成してライフタイムを測定した結果を館４図に示す
、同図（４）は従来の０８Ｌ基板を用いた場合のライフ
タイムの分布図であシ、同図−）は上記実施例の０８に
基板を用いた場合のライブタイムの分布図である。この
結果は上記実施例によるＯ８Ｎ基板の方が少数キャリア
のライフタイムが長いことを示している。
できる。ｔた、ミラー面仕上げに際しても、Ｕ−型層１
１を２０μ程度除去すればよいことから工、チングによ
るよラー面仕上げを用いることができる。従りて、ミラ
ー面仕上げの王様が従来の２．ピングによる場合に比較
して極めて容易かつ短時間で済むからコストの低減が可
能となる一方、機械的なラッ♂ングを行なう必要がない
からｎ″″臘層１１の破砕層や歪が減少し、従来の製造
方法に比較して少数キャリアのライフタイムを向上する
ことができる。因みに、従来の０８Ｌ基板と上記実施例
のｏｉｉｉｃ基板の両方を用いてその表面から３０〜４
０Ｊの深さに！レーナー構造のＰＮ接合を形成し、電極
を形成してライフタイムを測定した結果を館４図に示す
、同図（４）は従来の０８Ｌ基板を用いた場合のライフ
タイムの分布図であシ、同図−）は上記実施例の０８に
基板を用いた場合のライブタイムの分布図である。この
結果は上記実施例によるＯ８Ｎ基板の方が少数キャリア
のライフタイムが長いことを示している。
その他、出発基板の片方側にのみ高濃度のスランピング
層を形成する方法は従来も一部行なわれて祉いたが、こ
の方法においては第５図に示すように片面側に高濃度の
スラン♂ングを行なう際に、１層の表面から飛び出した
ｎ渥不純るという問題がありた。これに対して上記実施
例の方法によればそのような問題を完全に解決できると
と拡明らかである。
層を形成する方法は従来も一部行なわれて祉いたが、こ
の方法においては第５図に示すように片面側に高濃度の
スラン♂ングを行なう際に、１層の表面から飛び出した
ｎ渥不純るという問題がありた。これに対して上記実施
例の方法によればそのような問題を完全に解決できると
と拡明らかである。
なお、本発＠紘Ｎ・ｍＮ”ｌｌｏ＃？導体基板のみなら
ず、Ｐ＠ｍＰ［の半導体基板の製造にも適用できること
は言うまでもない。
ず、Ｐ＠ｍＰ［の半導体基板の製造にも適用できること
は言うまでもない。
以上詳述したように、本発明によれば高い材料効率およ
び低プストで電力用／４ワートツンジスタの製造に用い
る二層構造の半導体基板を製造することができ、しかも
優れた少数キャリアの２イアタイム特性を得ることがで
きる半導体基板の製造方法を提供できるものである。
び低プストで電力用／４ワートツンジスタの製造に用い
る二層構造の半導体基板を製造することができ、しかも
優れた少数キャリアの２イアタイム特性を得ることがで
きる半導体基板の製造方法を提供できるものである。
第１図（、）〜（ｄ）は従来の０８Ｌ基板の製造工程を
示す断面図、第２図（ａ）〜（ｇ） ｈ本発明の一実施
例になる半導体基板の製造１騙を示す断面図、第３図は
第２図（・）の工程を行なう態様を示す説明図、第４図
は従来のＯＳＣ！！板と本発明の一実施例によシ製造さ
れ九〇ＳＺ基板における少数キャリアのライフタイム特
性を些較して示す分布図、第５図は第１図（、）〜（ｄ
）の従来例以外に従来性なわれていえ製造方法の問題点
を水子説明図であ°・５．Ｊ １１ 、１１’−ｎ−型シリコン基板、１２．１２’−
熱酸化膜、１３・・・シリカ化合物層、１４゜１４’−
・・ｎ＋型高濃度不純物層、１５．１１’−酸化膜、１
６ 、１６’−・ｎ＋型スラン♂ング層、１ａ。 −・石英ガイド板、１０１・・・石英ボート。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２＠ 第２Ｉｌ 第４！！１ （Ａ）（Ｂ’）
示す断面図、第２図（ａ）〜（ｇ） ｈ本発明の一実施
例になる半導体基板の製造１騙を示す断面図、第３図は
第２図（・）の工程を行なう態様を示す説明図、第４図
は従来のＯＳＣ！！板と本発明の一実施例によシ製造さ
れ九〇ＳＺ基板における少数キャリアのライフタイム特
性を些較して示す分布図、第５図は第１図（、）〜（ｄ
）の従来例以外に従来性なわれていえ製造方法の問題点
を水子説明図であ°・５．Ｊ １１ 、１１’−ｎ−型シリコン基板、１２．１２’−
熱酸化膜、１３・・・シリカ化合物層、１４゜１４’−
・・ｎ＋型高濃度不純物層、１５．１１’−酸化膜、１
６ 、１６’−・ｎ＋型スラン♂ング層、１ａ。 −・石英ガイド板、１０１・・・石英ボート。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２＠ 第２Ｉｌ 第４！！１ （Ａ）（Ｂ’）
Claims (1)
- 不純物濃度の低い一導電飄の半導体基板の両面に酸化膜
を形成する工程と、諌基板の片面側の酸化膜上に液状シ
リカ化合物を塗布し、誼液“状シリカ化合物を介して二
枚の基板を密に固着した貼着体を形成する工程と、蚊貼
着体に不純物拡散を行なうことによル基板の非固着面側
に基板と同導電腰の高濃度不純物層を形成する工程と、
貼着体全爾を酸化することＫよ〕基板の非固着面側に酸
化膜を成長させる工程と、多数の貼着体を積層加圧し九
スタック状態で前記高濃度不純物層のスランピングを行
なった後、とのスタ、り状態から個々の基板を分離する
工場と、鋏分離された基板の非スランビング面を建う−
エ、チンダ仕上げする工程とからなる半導体基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18180781A JPS5884458A (ja) | 1981-11-13 | 1981-11-13 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18180781A JPS5884458A (ja) | 1981-11-13 | 1981-11-13 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5884458A true JPS5884458A (ja) | 1983-05-20 |
| JPH0235459B2 JPH0235459B2 (ja) | 1990-08-10 |
Family
ID=16107182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18180781A Granted JPS5884458A (ja) | 1981-11-13 | 1981-11-13 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5884458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4983251A (en) * | 1985-06-20 | 1991-01-08 | U.S. Philips Corporation | Method of manufacturing semiconductor devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4964370A (ja) * | 1972-06-21 | 1974-06-21 | ||
| JPS5441665A (en) * | 1977-09-09 | 1979-04-03 | Mitsubishi Electric Corp | Manufacture for semiconductor device |
-
1981
- 1981-11-13 JP JP18180781A patent/JPS5884458A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4964370A (ja) * | 1972-06-21 | 1974-06-21 | ||
| JPS5441665A (en) * | 1977-09-09 | 1979-04-03 | Mitsubishi Electric Corp | Manufacture for semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4983251A (en) * | 1985-06-20 | 1991-01-08 | U.S. Philips Corporation | Method of manufacturing semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0235459B2 (ja) | 1990-08-10 |
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