JPH06216136A - 半導体基板およびその製造方法 - Google Patents
半導体基板およびその製造方法Info
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- JPH06216136A JPH06216136A JP411793A JP411793A JPH06216136A JP H06216136 A JPH06216136 A JP H06216136A JP 411793 A JP411793 A JP 411793A JP 411793 A JP411793 A JP 411793A JP H06216136 A JPH06216136 A JP H06216136A
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- semiconductor substrate
- substrate
- semiconductor
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Abstract
(57)【要約】
【目的】 ゲッタリング能力を有する第１の半導体基板
と欠陥の少ない第２の半導体基板との接着強度が十分
で、かつ第１の半導体基板のゲッタリング能力も活かせ
る半導体基板を提供する。 【構成】 ゲッタリング能力を有する第１の半導体基板
上に選択的に配設された絶縁膜を介して、該第１の半導
体基板上に欠陥の少ない第２の半導体基板が固設されて
いる半導体基板とその製造方法。
と欠陥の少ない第２の半導体基板との接着強度が十分
で、かつ第１の半導体基板のゲッタリング能力も活かせ
る半導体基板を提供する。 【構成】 ゲッタリング能力を有する第１の半導体基板
上に選択的に配設された絶縁膜を介して、該第１の半導
体基板上に欠陥の少ない第２の半導体基板が固設されて
いる半導体基板とその製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、シリコンなどの半導体
基板とその製造方法、特にゲッタリング能力を有する第
１の半導体基板上に欠陥の少ない第２の半導体基板が強
固に接着された半導体基板とその製造方法に関するもの
である。
基板とその製造方法、特にゲッタリング能力を有する第
１の半導体基板上に欠陥の少ない第２の半導体基板が強
固に接着された半導体基板とその製造方法に関するもの
である。
【０００２】
【従来の技術】最近、半導体デバイスが微細化、高性能
化されて、そのような半導体デバイス、例えばＣＣＤデ
バイスを形成する半導体基板として、欠陥の少ない、強
いゲッタリング能力をもった高品質な半導体基板が要求
されている。さて、ＣＺ法（CZochralski 法、引上げ
法）によって製造した基板（以下ＣＺ基板と称す）は固
溶している酸素が高いため重金属などの不純物に対して
高いゲッタリング能力を有しているが、その酸素の析出
によってデバイス形成領域に微小欠陥が発生しデバイス
を劣化させるという欠点がある。また、ＭＣＺ法（Magn
etic CZochralski法）やＦＺ法（Floting Zone melting
法）で作成した低酸素濃度基板（以下ＭＣＺ基板、ＦＺ
基板と称す）は、デバイス形成領域での微小欠陥の発生
は少ないが、一方ではゲッタリング能力が小さいという
欠点がある。
化されて、そのような半導体デバイス、例えばＣＣＤデ
バイスを形成する半導体基板として、欠陥の少ない、強
いゲッタリング能力をもった高品質な半導体基板が要求
されている。さて、ＣＺ法（CZochralski 法、引上げ
法）によって製造した基板（以下ＣＺ基板と称す）は固
溶している酸素が高いため重金属などの不純物に対して
高いゲッタリング能力を有しているが、その酸素の析出
によってデバイス形成領域に微小欠陥が発生しデバイス
を劣化させるという欠点がある。また、ＭＣＺ法（Magn
etic CZochralski法）やＦＺ法（Floting Zone melting
法）で作成した低酸素濃度基板（以下ＭＣＺ基板、ＦＺ
基板と称す）は、デバイス形成領域での微小欠陥の発生
は少ないが、一方ではゲッタリング能力が小さいという
欠点がある。
【０００３】ここで、ＣＺ基板とＭＣＺ基板・ＦＺ基板
との２種類を接着（張り合わせ、接合）する方法が提案
された。これは、ＭＣＺ基板・ＦＺ基板の無欠陥性とＣ
Ｚ基板のゲッタリング能力とのそれぞれの長所を活かそ
うとするものである。しかし図３に示すようにシリコン
−シリコン間の接着密度は、シリコン−シリコン酸化膜
間の接着強度に比べて弱い。
との２種類を接着（張り合わせ、接合）する方法が提案
された。これは、ＭＣＺ基板・ＦＺ基板の無欠陥性とＣ
Ｚ基板のゲッタリング能力とのそれぞれの長所を活かそ
うとするものである。しかし図３に示すようにシリコン
−シリコン間の接着密度は、シリコン−シリコン酸化膜
間の接着強度に比べて弱い。
【０００４】このため、一般に半導体基板の接着では一
方の半導体基板にシリコン酸化膜を形成したのちに接着
を行っている。ところがシリコン酸化膜を形成した後に
接着を行うと、デバイス形成領域が下のシリコン層とシ
リコン酸化膜で分離してしまうため、デバイス形成領域
の重金属などの不純物は下のシリコン層に拡散せず、Ｃ
Ｚ基板である第１の半導体基板のゲッタリング能力を活
かせなくなるという問題点が生じている。
方の半導体基板にシリコン酸化膜を形成したのちに接着
を行っている。ところがシリコン酸化膜を形成した後に
接着を行うと、デバイス形成領域が下のシリコン層とシ
リコン酸化膜で分離してしまうため、デバイス形成領域
の重金属などの不純物は下のシリコン層に拡散せず、Ｃ
Ｚ基板である第１の半導体基板のゲッタリング能力を活
かせなくなるという問題点が生じている。
【０００５】そこで、特開平３−263327号公報では第１
の半導体基板と第２の半導体基板との間に非単結晶シリ
コン層を設け、基板同士の接着の強化を図っている。非
単結晶シリコンは重金属などの不純物が拡散するため、
第１の半導体基板のゲッタリング能力を活かすことが可
能である。しかし、非単結晶シリコン層とシリコン間の
接着強度はシリコン−シリコン酸化膜間の接着強度より
小さく、また非単結晶シリコン層自体の強度も小さいた
め、基板接着後に加工するための十分な接着強度が得ら
れないという問題点がある。
の半導体基板と第２の半導体基板との間に非単結晶シリ
コン層を設け、基板同士の接着の強化を図っている。非
単結晶シリコンは重金属などの不純物が拡散するため、
第１の半導体基板のゲッタリング能力を活かすことが可
能である。しかし、非単結晶シリコン層とシリコン間の
接着強度はシリコン−シリコン酸化膜間の接着強度より
小さく、また非単結晶シリコン層自体の強度も小さいた
め、基板接着後に加工するための十分な接着強度が得ら
れないという問題点がある。
【０００６】
【発明が解決しようとする課題】上記のように、従来技
術では第１の半導体基板のゲッタリング能力を活かせな
かったり、第１の半導体基板と第２の半導体基板との接
着強度が不充分であり、そのような半導体基板に形成し
た半導体デバイスはその製造歩留が悪く、性能が悪いと
いう欠点があった。
術では第１の半導体基板のゲッタリング能力を活かせな
かったり、第１の半導体基板と第２の半導体基板との接
着強度が不充分であり、そのような半導体基板に形成し
た半導体デバイスはその製造歩留が悪く、性能が悪いと
いう欠点があった。
【０００７】本発明は、上記のような従来技術の有する
課題を解決する半導体基板およびその製造方法を提供す
ることを目的とする。
課題を解決する半導体基板およびその製造方法を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、ゲッタリング
能力を有する第１の半導体基板上に選択的に配設された
絶縁膜を介して、該第１の半導体基板上に欠陥の少ない
第２の半導体基板が固設されてなることを特徴とする半
導体基板であり、またゲッタリング能力を有する第１の
半導体基板上に選択的に絶縁膜を形成する工程、その表
面を平坦化する工程、および該半導体基板上に欠陥の少
ない第２の半導体基板を接着する工程とからなることを
特徴とする半導体基板の製造方法である。
能力を有する第１の半導体基板上に選択的に配設された
絶縁膜を介して、該第１の半導体基板上に欠陥の少ない
第２の半導体基板が固設されてなることを特徴とする半
導体基板であり、またゲッタリング能力を有する第１の
半導体基板上に選択的に絶縁膜を形成する工程、その表
面を平坦化する工程、および該半導体基板上に欠陥の少
ない第２の半導体基板を接着する工程とからなることを
特徴とする半導体基板の製造方法である。
【０００９】
【作用】本発明は、ゲッタリング能力を有する第１の半
導体基板（支持基板、ＣＺ基板）の表面に選択的に絶縁
膜（シリコン酸化膜）を形成し、それを介して欠陥の少
ない第２の半導体基板（ＭＣＺ基板・ＦＺ基板）を接着
したので、接着強度は著しく向上した。また第１の半導
体基板と第２の半導体基板とは、選択的に配設された絶
縁膜を介して強固に接着されるが、両者の一部はシリコ
ン同士で接着されているため、デバイス形成領域の不純
物は、シリコン同士で接着している領域で拡散し、第１
の半導体基板において効率よくゲッタリングされる。
導体基板（支持基板、ＣＺ基板）の表面に選択的に絶縁
膜（シリコン酸化膜）を形成し、それを介して欠陥の少
ない第２の半導体基板（ＭＣＺ基板・ＦＺ基板）を接着
したので、接着強度は著しく向上した。また第１の半導
体基板と第２の半導体基板とは、選択的に配設された絶
縁膜を介して強固に接着されるが、両者の一部はシリコ
ン同士で接着されているため、デバイス形成領域の不純
物は、シリコン同士で接着している領域で拡散し、第１
の半導体基板において効率よくゲッタリングされる。
【００１０】したがって本発明によると、デバイス形成
領域は欠陥が少なく、第１の半導体基板と第２の半導体
基板との接着強度が十分で、かつ第１の半導体基板のゲ
ッタリング能力も活かせる。したがってこのような半導
体基板に形成した半導体デバイスはその製造歩留が向上
し、かつ高性能化する。
領域は欠陥が少なく、第１の半導体基板と第２の半導体
基板との接着強度が十分で、かつ第１の半導体基板のゲ
ッタリング能力も活かせる。したがってこのような半導
体基板に形成した半導体デバイスはその製造歩留が向上
し、かつ高性能化する。
【００１１】
【実施例】図面にしたがって、以下に実施例を説明す
る。図１は、本発明に係る半導体基板の断面図、図２
は、本発明の製造方法を示す工程順断面図である。製造
方法（例）を図２に従って説明する。
る。図１は、本発明に係る半導体基板の断面図、図２
は、本発明の製造方法を示す工程順断面図である。製造
方法（例）を図２に従って説明する。
【００１２】まず、第１の半導体基板（ＣＺ基板）１
全面に LOCOS法でSi3N4 膜を形成し、それをSiの選択酸
化マスクとするため選択的にエッチング除去する。 Si3N4 膜５をマスクとして、第１の半導体基板１表面
に選択的に１μｍ程度のSiO2膜４を形成する｛図２
（ａ）｝。ここでは 800〜1200℃、水蒸気供給の高温熱
酸化法が一般的に用いられる。
全面に LOCOS法でSi3N4 膜を形成し、それをSiの選択酸
化マスクとするため選択的にエッチング除去する。 Si3N4 膜５をマスクとして、第１の半導体基板１表面
に選択的に１μｍ程度のSiO2膜４を形成する｛図２
（ａ）｝。ここでは 800〜1200℃、水蒸気供給の高温熱
酸化法が一般的に用いられる。
【００１３】Si3N4 膜を剥離する｛図２（ｂ）｝。 機械的研磨によって第１の半導体基板を平坦化する
｛図２（ｃ）｝。 接着面を鏡面研磨した欠陥の少ない第２の半導体基板
２を溶着界面を純水にぬらし加圧して機械的に接着し、
さらに接着強度を高めるため 800〜1000℃で約２時間の
熱処理を行う｛図２（ｄ）｝。ここで第２の半導体基板
として厚さ約300 μｍのものを使用する。
｛図２（ｃ）｝。 接着面を鏡面研磨した欠陥の少ない第２の半導体基板
２を溶着界面を純水にぬらし加圧して機械的に接着し、
さらに接着強度を高めるため 800〜1000℃で約２時間の
熱処理を行う｛図２（ｄ）｝。ここで第２の半導体基板
として厚さ約300 μｍのものを使用する。
【００１４】最後に、欠陥の少ない第２の半導体を基
板の接着面と反対側の表面を研削、仕上研磨して20〜10
0 μｍの膜厚のシリコン層に仕上げる｛図２（ｅ）｝。 以上の製造方法によると、図１のような本発明に係る半
導体基板が製造される。
板の接着面と反対側の表面を研削、仕上研磨して20〜10
0 μｍの膜厚のシリコン層に仕上げる｛図２（ｅ）｝。 以上の製造方法によると、図１のような本発明に係る半
導体基板が製造される。
【００１５】
【発明の効果】本発明によると、デバイス形成領域は欠
陥が少なく、第１の半導体基板と第２の半導体基板とが
強固に接着され、さらに第１の半導体基板のゲッタリン
グ能力も活かせる半導体基板が製造、供給される。該半
導体基板に形成される半導体デバイスはその製造歩留が
向上し、かつ高性能化する。
陥が少なく、第１の半導体基板と第２の半導体基板とが
強固に接着され、さらに第１の半導体基板のゲッタリン
グ能力も活かせる半導体基板が製造、供給される。該半
導体基板に形成される半導体デバイスはその製造歩留が
向上し、かつ高性能化する。
【図１】本発明に係る半導体基板の断面図。
【図２】本発明の製造方法を示す工程順断面図。
【図３】シリコン間とシリコン−シリコン酸化膜との接
着強度を示す特性図。
着強度を示す特性図。
１ 第１の半導体基板 ２ 第２の半導体基板 ３ 絶縁膜 ４ SiO2膜 ５ Si3N4 膜
Claims (2)
- 【請求項１】 ゲッタリング能力を有する第１の半導体
基板上に選択的に配設された絶縁膜を介して、該第１の
半導体基板上に欠陥の少ない第２の半導体基板が固設さ
れてなることを特徴とする半導体基板。 - 【請求項２】 ゲッタリング能力を有する第１の半導体
基板上に選択的に絶縁膜を形成する工程、その表面を平
坦化する工程、および該半導体基板上に欠陥の少ない第
２の半導体基板を接着する工程とからなることを特徴と
する半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP411793A JPH06216136A (ja) | 1993-01-13 | 1993-01-13 | 半導体基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP411793A JPH06216136A (ja) | 1993-01-13 | 1993-01-13 | 半導体基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216136A true JPH06216136A (ja) | 1994-08-05 |
Family
ID=11575849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP411793A Pending JPH06216136A (ja) | 1993-01-13 | 1993-01-13 | 半導体基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216136A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211041B1 (en) | 1998-04-17 | 2001-04-03 | Nec Corporation | Silicon-on-insulator (SOI) substrate and method of fabricating the same |
| JP2006512754A (ja) * | 2002-12-24 | 2006-04-13 | コミサリヤ・ア・レネルジ・アトミク | 複合基板の製造方法およびこのようにして得られる構造 |
-
1993
- 1993-01-13 JP JP411793A patent/JPH06216136A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211041B1 (en) | 1998-04-17 | 2001-04-03 | Nec Corporation | Silicon-on-insulator (SOI) substrate and method of fabricating the same |
| US6489654B2 (en) | 1998-04-17 | 2002-12-03 | Nec Corporation | Silicon-on-insulator (SOI) substrate |
| JP2006512754A (ja) * | 2002-12-24 | 2006-04-13 | コミサリヤ・ア・レネルジ・アトミク | 複合基板の製造方法およびこのようにして得られる構造 |
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