WO2007060895A1 - 半導体基板、半導体装置および半導体基板の製造方法 - Google Patents

半導体基板、半導体装置および半導体基板の製造方法 Download PDF

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Koichiro Kishima
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Definitions

  • the present invention relates to a semiconductor substrate having a semiconductor layer on an insulator layer, a semiconductor device using the semiconductor substrate, and a method for manufacturing the semiconductor substrate.
  • the first and second insulator layers are formed near the surface from the surface side, the first insulator layer has a uniform depth distribution, and the first and second insulator layers are formed.
  • the semiconductor layer sandwiched between the two layers has a structure in which a thick portion is provided at a predetermined position so that a thick portion is formed in the semiconductor layer sandwiched between two insulator layers.
  • the present invention relates to a semiconductor substrate or the like that facilitates the design of an electrical device formed on the side semiconductor layer.
  • an SOI substrate (hereinafter, referred to as "double SOI substrate” where double insulator layers are formed in the vicinity of the surface) is used, and the double insulator layer and the sandwiched between them are used. It is considered to construct an optical waveguide with a semiconductor layer.
  • Figure 1 shows a double SOI with an optical waveguide formed The structure of the substrate 50 is shown.
  • a silicon layer (silicon single crystal film) 53 is formed on a silicon substrate 51 via an insulating film (silicon oxide film) 52, and further on the silicon layer 53.
  • a silicon layer (silicon single crystal film) 55 is formed through an insulating film (silicon oxide film) 54.
  • the lower insulating film 52 has a uniform depth distribution
  • the upper insulating film 54 has a non-uniform depth distribution
  • the silicon layer 53 sandwiched between the insulating films 52, 54 has a predetermined distribution.
  • a thick part is formed along this path.
  • the refractive index of silicon (Si) is 3.5
  • the refractive index of silicon dioxide (SiO 2) is 1.5.
  • the insulating films 52 and 54 corresponding to the thick part are clad, and the optical waveguide 56 is formed along a predetermined path.
  • FIG. 2 shows a semiconductor device in which an electric device 57, such as a MOS device, which constitutes a CPU (Central Processing Unit), a memory, etc., is formed on the silicon layer 55 on the surface side of the double SOI substrate 50. Show.
  • an electric device 57 such as a MOS device, which constitutes a CPU (Central Processing Unit), a memory, etc.
  • the double SOI substrate 50 since the optical waveguide 56 is formed by the insulating films 52 and 54 and the silicon layer 53 sandwiched between them, an electrical device is also formed on the silicon layer 55 immediately above the optical waveguide 56. 5 7 can be formed. Therefore, by using this double SOI substrate 50, it is possible to reduce the size of the SOC device.
  • the thickness distribution of the upper insulating film 54 is not uniform, and thus the thickness of the silicon layer 55 on the surface side is not uniform. Therefore, when forming a MOS device, for example, in the silicon layer 55, the characteristics of the MOS device manufactured in the thin silicon layer 55 corresponding to the optical waveguide 56 and the thickness of the silicon device corresponding to the optical waveguide 56 are reduced. It is difficult to match the characteristics of the MOS device fabricated in layer 55. The fact that MOS devices with different characteristics coexist complicates the design of the entire electrical device.
  • the first semiconductor layer, the first insulator layer, the second semiconductor layer, and the second insulating layer Having an edge layer
  • the first insulator layer has a uniform depth distribution
  • the second semiconductor layer is provided with a thick portion at a predetermined position.
  • the semiconductor substrate is characterized by that.
  • the semiconductor substrate has a first semiconductor layer, a first insulator layer, a second semiconductor layer, and a second insulator layer in order from the surface side.
  • the upper first insulator layer has a uniform depth distribution
  • the second semiconductor layer is provided with a thick portion at a predetermined position.
  • the lower second insulator layer has a non-uniform depth distribution.
  • the thick portion constitutes an optical waveguide
  • the optical waveguide along the predetermined path is formed by forming the thick portion along the predetermined path.
  • the semiconductor substrate of the present invention is manufactured as follows. First, oxygen ions are implanted into the semiconductor substrate in a state where a mask having a predetermined pattern is formed on the semiconductor substrate, and then heat treatment is performed on the semiconductor substrate, so that the second insulation having a nonuniform depth distribution is obtained. A body layer is formed. Next, oxygen ions are implanted into the semiconductor substrate with the mask of a predetermined pattern removed from the semiconductor substrate, and then heat treatment is performed on the semiconductor substrate, so that the upper side of the second insulator layer is exposed. In addition, a first insulator layer having a uniform depth distribution is formed.
  • the semiconductor substrate of the present invention is manufactured as follows. First, oxygen ions are implanted into the first semiconductor substrate in a state where a mask having a predetermined pattern is formed on the first semiconductor substrate, and then the semiconductor substrate is subjected to a heat treatment, so that the depth distribution is increased. A non-uniform second insulator layer is formed. Next, a second semiconductor substrate having a first insulator layer having a uniform depth distribution is bonded to the surface of the first semiconductor substrate. Next, the thickness of the semiconductor layer on the surface of the semiconductor substrate formed by bonding the second semiconductor substrate to the surface of the first semiconductor substrate in this way is reduced. For example, when reducing the thickness of the semiconductor layer on the surface, a step of cleaving at a position predetermined by ion implantation and a step of polishing the surface after the cleavage are performed.
  • an electrical device constituting, for example, a CPU, a memory, or the like is formed to obtain a predetermined semiconductor device.
  • the upper first Since the depth distribution of the insulator layer is uniform, the thickness of the first semiconductor layer on the surface side is uniform. Therefore, when forming a MOS device in the semiconductor layer on the surface side, for example, the characteristics of the MOS device manufactured in the portion of the first semiconductor layer corresponding to the thick portion of the second semiconductor layer, and the second The characteristics of the MOS device fabricated in the part of the first semiconductor layer that does not correspond to the thick part of the semiconductor layer can be easily matched, and the design of the entire electrical device becomes easy.
  • the first and second insulator layers are formed in the vicinity of the surface from the surface side, the first insulator layer has a uniform depth distribution, and the first and second insulation layers are formed.
  • the semiconductor layer sandwiched between the body layers is provided with a thick portion at a predetermined position. When a thick portion is formed in a semiconductor layer sandwiched between two insulator layers, the semiconductor on the surface side It is possible to easily design an electrical device formed in the layer.
  • FIG. 1 is a cross-sectional view showing a structural example of a double SOI substrate.
  • FIG. 2 is a diagram for explaining a semiconductor device using a double SOI substrate.
  • FIG. 3 is a diagram showing an example of a SOC device to which the present invention can be applied.
  • FIG. 4 is a cross-sectional view showing the structure of a double SOI substrate.
  • FIG. 5 is a cross-sectional view for explaining a semiconductor device using a double SOI substrate.
  • FIG. 6A is a diagram showing a manufacturing process of a semiconductor substrate (semiconductor device).
  • FIG. 6B is a diagram showing a manufacturing process of a semiconductor substrate (semiconductor device).
  • FIG. 6C is a diagram showing a manufacturing process of a semiconductor substrate (semiconductor device).
  • FIG. 6D is a diagram showing a manufacturing process of a semiconductor substrate (semiconductor device).
  • FIG. 6E is a diagram showing a manufacturing process of a semiconductor substrate (semiconductor device).
  • FIG. 7A is a diagram showing a manufacturing process of a double SOI substrate by a SIMOX method.
  • FIG. 7B is a diagram showing a manufacturing process of a double SOI substrate by a SIMOX method.
  • FIG. 7C is a diagram showing a manufacturing process of a double SOI substrate by a SIMOX method.
  • FIG. 7D is a diagram showing a manufacturing process of a double SOI substrate by a SIMOX method.
  • FIG. 8A is a diagram showing a manufacturing process of a double SOI substrate by a bonding (polishing) method.
  • FIG. 8B is a diagram showing a manufacturing process of a double SOI substrate by a bonding (polishing) method.
  • FIG. 8C is a diagram showing a manufacturing process of a double SOI substrate by a bonding (polishing) method.
  • FIG. 8D is a diagram showing a manufacturing process of a double SOI substrate by a bonding (polishing) method.
  • FIG. 9A is a diagram showing a manufacturing process of a double SOI substrate by a bonding (smart cut) method.
  • FIG. 9B is a diagram showing a manufacturing process of a double SOI substrate by a bonding (smart cut) method.
  • FIG. 9C is a diagram showing a manufacturing process of a double SOI substrate by a bonding (smart cut) method
  • FIG. 9D is a diagram showing a manufacturing process of a double SOI substrate by a bonding (smart cut) method.
  • FIG. 9E is a diagram showing a manufacturing process of a double SOI substrate by a bonding (smart cut) method
  • FIG. 10 is a cross-sectional view showing another structure of the double SOI substrate.
  • FIG. 11 is a cross-sectional view showing another structure of the double SOI substrate.
  • FIG. 3 shows a SOC (Systern On Chip) device 100 to which the present invention can be applied.
  • This SOC device 100 includes two CPUs (Central Processing Unit) 101 A, 101 B, DRAM (Dynamic Random Access Memory) 102, ROM (Read Only Memory) 103, logic IC 104, analog IC 105,
  • An optical fiber 110 is connected to the optical port 108 of the SOC device 100 for communication with the outside.
  • FIG. 4 shows the structure of the double SOI substrate 10.
  • a silicon layer (silicon single crystal film) 13 is formed on a silicon substrate 11 via an insulating film (silicon oxide film) 12, and further insulated on the silicon layer 13 here.
  • a silicon layer (silicon single crystal film) 15 is formed through a film (silicon oxide film) 14.
  • this double SOI substrate 10 has a surface side force in order of the silicon layer 15, the insulating film 14, and the silicon.
  • the silicon layer 15 constitutes a first semiconductor layer
  • the insulating film 14 constitutes a first insulator layer
  • the silicon layer 13 constitutes a second semiconductor layer
  • the insulating film 12 constitutes a second semiconductor layer.
  • the insulator layer is configured.
  • the upper insulating film 14 has a uniform depth distribution, while the lower insulating film 12 has a nonuniform depth distribution and is sandwiched between the insulating films 12 and 14.
  • a thick part is formed in the silicon layer 13 along a predetermined path.
  • the refractive index of silicon (Si) is 3.5
  • the refractive index of silicon dioxide (SiO 2) is 1.5.
  • the thick part becomes the core, and the insulating films 12 and 14 corresponding to the thick part become the clad, and the optical waveguide 16 along the predetermined path is formed.
  • optical communication using an optical waveguide is performed between the CPU 101A and the CPU 101B.
  • the optical waveguide 16 formed on the double SOI substrate 10 is used for the optical communication described above.
  • the optical waveguide 16 is formed by the insulating films 12 and 14 and the silicon layer 13 sandwiched between them, the silicon layer 15 immediately above the optical waveguide 16 is also electrically connected. Device 17 can be formed. Therefore, the use of the double SOI substrate 10 can reduce the size of the SOC device.
  • the thickness of the silicon layer 15 on the surface side is uniform. Therefore, for example, the silicon layer 15
  • the characteristics of the MOS device fabricated on the silicon layer 15 corresponding to the thick part of the silicon layer 13 and the silicon layer 15 corresponding to the thick part of the silicon layer 13 are shown. This makes it easy to match the characteristics of the MOS device fabricated in this part, making it easy to design the entire electrical device.
  • the surface of the silicon substrate (substrate) 11 is struck by thermal acid.
  • a reconic oxide film is formed, and then patterning is performed to remove the silicon oxide film corresponding to the optical waveguide pattern, thereby forming a mask 18.
  • oxygen ions are implanted (indicated by arrows) in a state where the mask 18 is disposed on the surface of the silicon substrate 11, and the oxygen ion implanted layer l lox is formed in the silicon substrate 11.
  • the ion velocity is reduced by the mask 18 so that oxygen ions are implanted shallowly, while in the portion where the mask 18 is not arranged, oxygen ions are implanted deeply.
  • the silicon substrate 11 on which oxygen ions are implanted to form an oxygen ion implanted layer is subjected to a high-temperature annealing treatment, and the implanted oxygen ions react with silicon.
  • An insulating film (silicon oxide film) 12 is formed in the silicon substrate 11. This insulating film 12 is deepened corresponding to the optical waveguide pattern, and the depth distribution is not uniform.
  • the insulating film 12 the original silicon substrate 11 is divided into two in the depth direction, and a silicon layer (silicon single crystal film) 13 is formed on the insulating film 12.
  • the mask 18 is removed before or after annealing or after some annealing.
  • a surface protective layer may be formed before the annealing process.
  • an insulating film (silicon oxide film) is formed on the silicon layer 13 by using a conventionally known SOI substrate manufacturing technique for the substrate formed as shown in FIG. 6C. ) 14 and a silicon layer (silicon single crystal film) 15 are formed to obtain a double SOI substrate 10.
  • the insulating film 14 has a uniform depth distribution, and therefore the silicon layer 15 has a uniform depth. In this case, a thick portion corresponding to the optical waveguide pattern is formed in the silicon layer 13, which becomes the optical waveguide 16.
  • a manufacturing process for obtaining the double SOI substrate 10 shown in FIG. 6D from the substrate shown in FIG. 6C will be further described.
  • the manufacturing process by (l) SIMOX (Silicon IMplanted OXide) method, (2) bonding (polishing) method, (3) bonding (smart cut) method, etc. will be described.
  • FIGS. 7A to 7D A manufacturing process of the double SOI substrate by the SIMOX method will be described (see FIGS. 7A to 7D).
  • a substrate SOI substrate shown in FIG. 6C is prepared.
  • a silicon layer 13 is formed on a silicon substrate 11 via an insulating film (silicon oxide film) 12.
  • the thickness of the silicon layer 13 is set to a thickness required by an epitaxial growth process or the like.
  • the surface force of the silicon layer 13 is also implanted with oxygen ions (indicated by arrows) to form an oxygen ion implanted layer 13ox in the silicon layer 13.
  • oxygen ions indicated by arrows
  • the depth at which oxygen ions are implanted is the same over the entire surface of the substrate.
  • insulating film 14 made of a silicon oxide film in the silicon layer 13.
  • This insulating film 14 has a uniform depth distribution.
  • the initial silicon layer 13 is divided into two in the depth direction, and a silicon layer (silicon single crystal film) 15 is formed on the insulating film 14.
  • the insulating film 14 By forming the insulating film 14 in this way, the insulating film 12, the silicon layer 13, the insulating film 14, and the silicon layer 15 are formed in this order on the silicon substrate 11, and the insulating films 12, 14 A double SOI substrate 10 is obtained in which the optical waveguide 16 is formed by the thick part of the silicon layer 13 sandwiched between the two.
  • the thickness of the silicon layer 15 is adjusted to a desired thickness.
  • the thickness is increased by an epitaxial growth process, or is decreased by a process of forming a thermal oxide film and etching.
  • a substrate (SOI substrate) shown in FIG. 6C is prepared.
  • a silicon layer 13 is formed on a silicon substrate 11 via an insulating film (silicon oxide film) 12.
  • a silicon oxide film 19 is formed on the surface of the silicon layer 13 by thermal acid.
  • the thickness of the silicon layer 13 is set to a thickness required by an epitaxial growth process or the like.
  • a silicon substrate 20 is prepared, and a silicon oxide film 21 is formed on the surface thereof by thermal oxidation.
  • the silicon substrate prepared in FIG. 8B is applied to the SOI substrate prepared in FIG. 8A. Bond the substrate 20 together.
  • the silicon oxide film 21 of the silicon substrate 20 is overlaid on the silicon oxide film 19 of the SOI substrate and bonded by heating and pressing.
  • the thickness of the silicon layer 15 on the surface side is adjusted to a desired thickness by polishing using CMP (Chemical Mechanical Polishing) or the like.
  • CMP Chemical Mechanical Polishing
  • the insulating film 12, the silicon layer 13, the insulating film 14 and the silicon layer 15 are formed in this order on the silicon substrate 11, and light is transmitted through the thick portion of the silicon layer 13 sandwiched between the insulating films 12 and 14.
  • a double SOI substrate 10 in which the waveguide 16 is formed is obtained.
  • a substrate (SOI substrate) shown in FIG. 6C is prepared.
  • a silicon layer 13 is formed on a silicon substrate 11 via an insulating film (silicon oxide film) 12.
  • a silicon oxide film 22 is formed on the surface of the silicon layer 13 by thermal acid.
  • the thickness of the silicon layer 13 is set to a thickness required by an epitaxial growth process or the like.
  • a silicon substrate 23 is prepared. Then, hydrogen ions are implanted into this silicon substrate 23 (indicated by arrows) to form a hydrogen ion implanted layer 23hy, and the substrate separation position is defined.
  • the silicon substrate 23 prepared in FIG. 9B is bonded to the SOI substrate prepared in FIG. 9A.
  • the surface of the silicon substrate is overlaid on the silicon oxide film 22 of the SOI substrate and bonded by heating and pressing.
  • the silicon substrate 23 is cut and separated at the substrate separation position by heating to a temperature at which a substrate separation phenomenon occurs due to concentration of ion-implanted hydrogen.
  • the separation position of the silicon substrate 23 is polished and finished.
  • the insulating film 12, the silicon layer 13, the insulating film 14, and the silicon layer 15 are formed in this order on the silicon substrate 11, and light is transmitted through the thick portion of the silicon layer 13 sandwiched between the insulating films 12 and 14.
  • the double SOI substrate 10 in which the waveguide 16 is formed is obtained.
  • a substrate having germanium, strained silicon, silicon-germanium or the like is also available.
  • a double SOI substrate similar to 10 A substrate can be manufactured and used in place of the dual SOI substrate 10.
  • a semiconductor layer made of germanium, strained silicon, silicon-germanium, or the like is used, and an insulating film 14 is formed in the semiconductor layer to form a double SOI substrate 10 and A similar substrate may be manufactured and used in place of the double SOI substrate 10.
  • the insulating film 12 and the insulating film 14 are the thick portions where the silicon layer 13 constitutes the optical waveguide 16. The portions other than the portions that are present are separated with the silicon layer 13 interposed therebetween.
  • the silicon layer 13 is present only in the portion constituting the optical waveguide 16, so that the insulating film 12 and the insulating film 14 are in contact with each other in the other portions.
  • Double SOI substrates 10A and 10B can be considered.
  • the SOI substrate shown in FIG. 6C is prepared, and the silicon layer 13 is polished so that the silicon layer 13 exists only in the portion constituting the optical waveguide 16. It is manufactured by polishing and then bonding a silicon substrate (silicon layer) 15 on which an insulating film (silicon oxide film) 14 is formed.
  • a double SOI substrate 10B shown in FIG. 11 is prepared by, for example, preparing a normal SOI substrate in which an insulating film 12 and a silicon layer 13 are formed on a silicon substrate 11, and the depth distribution of the insulating film 12 is uniform.
  • the optical waveguide 16 is etched to leave only the silicon layer 13, and then an insulating film (silicon oxide film) 14 is deposited to flatten the surface, and a silicon layer is formed on the insulating film 14.
  • an electrical device formed on the semiconductor layer on the surface side is designed. It can be easily applied, and can be applied to a semiconductor device (SOC device) in which an optical waveguide is formed in a substrate and optical communication is performed between predetermined functional parts.
  • SOC device semiconductor device

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

　２層の絶縁体層に挟まれた半導体層に肉厚部、例えば光導波路を形成する場合に、表面側の半導体層に形成される電気デバイスの設計を容易とする。 　二重ＳＯＩ基板（１０）は、表面側から順に、シリコン層（１５）、絶縁膜（シリコン酸化膜）（１４）、シリコン層（１３）、絶縁膜（１２）を有する。上層絶縁膜（１４）の深さ分布を均一とし、下層絶縁膜（１２）の深さ分布を不均一とし、シリコン層（１３）に、所定の経路に沿った肉厚部を形成する。Ｓｉの屈折率は３．５であり、ＳｉＯ2の屈折率は１．５である。シリコン層（１３）の肉厚部はコアとなり、この肉厚部に対応した絶縁膜（１２），（１４）はクラッドとなり、所定の経路に沿った光導波路（１６）が形成される。表面側のシリコン層（１５）の厚さは一様であり、シリコン層（１３）の各部に作製されるＭＯＳデバイスの特性を容易に一致させることができ、電気デバイス全体としての設計が容易となる。

Description

明 細 書
半導体基板、半導体装置および半導体基板の製造方法
技術分野
[0001] この発明は、絶縁体層上に半導体層を有する半導体基板、それを用いた半導体装 置、およびその半導体基板の製造方法に関する。詳しくは、この発明は、表面近傍 に表面側から第 1、第 2の絶縁体層が形成され、第 1の絶縁体層は深さ分布が均一と され、第 1、第 2の絶縁体層に挟まれた半導体層は所定位置に肉厚部が設けられて V、る構造とすることによって、 2層の絶縁体層に挟まれた半導体層に肉厚部を形成す る場合に、表面側の半導体層に形成される電気デバイスの設計が容易となるようにし た半導体基板等に係るものである。
背景技術
[0002] 従来、 SOKSilicon On Insulator)基板上に形成される各機能部の間で当該光導波 路を用いた光通信を可能とするため、この SOI基板上に光導波路を形成することが 提案されている。
[0003] f列え ίま、、日本特開 2002— 14242号公報， 日本特開 2002— 323633号公報に【ま 、 SOI基板の絶縁体層としての埋め込みシリコン酸ィ匕膜を下部クラッドとして使用し、 この SOI基板の半導体層としてのシリコン層をカ卩ェしてコアを形成し、この SOI基板 の表面にシリコン酸ィ匕膜を堆積して上部クラッドを形成することで、比屈折率差が大 き ヽ光導波路を得ることが記載されて 、る。
[0004] 上述の日本特開 2002— 14242号公報， 日本特開 2002— 323633号公報に記 載されるように SOI基板上に光導波路を形成するものにあっては、表面側のシリコン 層を光導波路のコアとして活用するものである。そのため、 SOI基板の光導波路が形 成される部分には電気デバイスを形成できず、例えば SOI基板を用いた SOC(Syste m On Chip)デバイスの小型化に際しては不都合となる。
[0005] そこで、表面近傍に二重に絶縁体層を形成する SOI基板 (以下、適宜、「二重 SOI 基板」という）を用いるものとし、この二重の絶縁体層とこれらに挟まれた半導体層とで 光導波路を構成することが考えられている。図 1は、光導波路が形成された二重 SOI 基板 50の構造を示して 、る。
[0006] この二重 SOI基板 50は、シリコン基板 51上に絶縁膜 (シリコン酸ィ匕膜) 52を介して シリコン層（シリコン単結晶膜) 53が形成され、さらにこのシリコン層 53の上に絶縁膜 ( シリコン酸ィ匕膜) 54を介してシリコン層（シリコン単結晶膜) 55が形成された構造とな つている。
[0007] この場合、下層の絶縁膜 52は深さ分布が均一とされ、一方上層の絶縁膜 54は深さ 分布が不均一とされ、絶縁膜 52, 54に挟まれるシリコン層 53に、所定の経路に沿つ て、肉厚部が形成される。ここで、シリコン (Si)の屈折率は 3. 5であり、二酸化シリコ ン（SiO )の屈折率は 1. 5であることから、シリコン層 53の肉厚部はコアとなり、この肉
2
厚部に対応した絶縁膜 52, 54はクラッドとなり、所定の経路に沿った光導波路 56が 形成される。
[0008] 図 2は、この二重 SOI基板 50の表面側のシリコン層 55に、 CPU(Central Processin g Unit),メモリ等を構成する電気デバイス 57、例えば MOSデバイス等が形成された 半導体装置を示している。
[0009] 二重 SOI基板 50では、絶縁膜 52, 54とこれらに挟まれたシリコン層 53とで光導波 路 56が形成されるため、この光導波路 56の直上のシリコン層 55にも電気デバイス 5 7を形成できる。そのため、この二重 SOI基板 50を用いることで SOCデバイスの小型 ィ匕を図ることができる。
[0010] し力し、この二重 SOI基板 50では、上層の絶縁膜 54の深さ分布は不均一であるこ と力ら、表面側のシリコン層 55の厚さは一様ではない。そのため、シリコン層 55に例 えば MOSデバイスを形成する場合において、光導波路 56に対応した薄いシリコン 層 55に作製される MOSデバイスの特性と、光導波路 56に対応して 、な 、厚 ヽシリ コン層 55に作製される MOSデバイスの特性とを一致させることは困難となる。そして 、特性の異なる MOSデバイスが混在しているということは、電気デバイス全体として の設計を複雑にしてしまうこととなる。
発明の開示
[0011] この発明の概念は、
表面側から順に第 1の半導体層、第 1の絶縁体層、第 2の半導体層および第 2の絶 縁体層を有し、
上記第 1の絶縁体層は深さ分布が均一とされ、
上記第 2の半導体層には所定位置に肉厚部が設けられている
ことを特徴とする半導体基板にある。
[0012] この発明において、半導体基板は、表面側から順に第 1の半導体層、第 1の絶縁体 層、第 2の半導体層および第 2の絶縁体層を有している。上層の第 1の絶縁体層は 深さ分布が均一とされており、第 2の半導体層には所定位置に肉厚部が設けられて いる。この場合、第 2の半導体層に肉厚部を設けるために、下層の第 2の絶縁体層は 深さ分布が不均一とされている。この肉厚部は例えば光導波路を構成し、所定の経 路に沿って肉厚部を形成することで、所定の経路に沿った光導波路が形成される。
[0013] 例えば、この発明の半導体基板は以下のようにして製造される。まず、半導体基板 上に所定パターンのマスクが形成されている状態でこの半導体基板に酸素イオンが 注入され、その後にこの半導体基板に熱処理が施され、深さ分布が不均一である第 2の絶縁体層が形成される。次に、この半導体基板上カゝら所定パターンのマスクが除 去された状態で半導体基板に酸素イオンが注入され、その後にこの半導体基板に熱 処理が施され、第 2の絶縁体層の上側に、深さ分布が均一である第 1の絶縁体層が 形成される。
[0014] また例えば、この発明の半導体基板は以下のようにして製造される。まず、第 1の半 導体基板上に所定パターンのマスクが形成されている状態で第 1の半導体基板に酸 素イオンが注入され、その後にこの半導体基板に加熱処理が施され、深さ分布が不 均一である第 2の絶縁体層が形成される。次に、この第 1の半導体基板の表面に、深 さ分布が均一である第 1の絶縁体層を有する第 2の半導体基板が接合される。次に、 このように第 1の半導体基板の表面に第 2の半導体基板が接合されてなる半導体基 板の表面の半導体層の厚さが薄くされる。例えば、この表面の半導体層の厚さを薄く する際、イオン注入により予め決められていた位置でへき開する工程と、このへき開 された後の表面を研磨する工程とが行われる。
[0015] この発明の半導体基板の表面側の半導体層に、例えば CPU、メモリ等を構成する 電気デバイスが形成されて所定の半導体装置が得られる。この場合、上層の第 1の 絶縁体層の深さ分布は均一であることから、表面側の第 1の半導体層の厚さは一様 となる。そのため、表面側の半導体層に例えば MOSデバイスを形成する場合におい て、第 2の半導体層の肉厚部に対応した第 1の半導体層の部分に作製される MOS デバイスの特性と、第 2の半導体層の肉厚部に対応していない第 1の半導体層の部 分に作製される MOSデバイスの特性とを容易に一致させることができ、電気デバイス 全体としての設計が容易となる。
[0016] この発明によれば、表面近傍に表面側から第 1、第 2の絶縁体層が形成され、第 1 の絶縁体層は深さ分布が均一とされ、第 1、第 2の絶縁体層に挟まれた半導体層は 所定位置に肉厚部が設けられているものであり、 2層の絶縁体層に挟まれた半導体 層に肉厚部を形成する場合に、表面側の半導体層に形成される電気デバイスの設 計を容易とできる。
図面の簡単な説明
[0017] [図 1]二重 SOI基板の構造例を示す断面図である。
[図 2]二重 SOI基板を用いた半導体装置を説明するための図である。
[図 3]本発明を適用し得る SOCデバイスの一例を示す図である。
[図 4]二重 SOI基板の構造を示す断面図である。
[図 5]二重 SOI基板を用いた半導体装置を説明するための断面図である。
[図 6A]半導体基板 (半導体装置)の製造工程を示す図である。
[図 6B]半導体基板 (半導体装置)の製造工程を示す図である。
[図 6C]半導体基板 (半導体装置)の製造工程を示す図である。
[図 6D]半導体基板 (半導体装置)の製造工程を示す図である。
[図 6E]半導体基板 (半導体装置)の製造工程を示す図である。
[図 7A]SIMOX法による二重 SOI基板の製造工程を示す図である。
[図 7B]SIMOX法による二重 SOI基板の製造工程を示す図である。
[図 7C]SIMOX法による二重 SOI基板の製造工程を示す図である。
[図 7D]SIMOX法による二重 SOI基板の製造工程を示す図である。
[図 8A]貼り合わせ (研磨)法による二重 SOI基板の製造工程を示す図である。
[図 8B]貼り合わせ (研磨)法による二重 SOI基板の製造工程を示す図である。 [図 8C]貼り合わせ (研磨)法による二重 SOI基板の製造工程を示す図である。
[図 8D]貼り合わせ (研磨)法による二重 SOI基板の製造工程を示す図である。
[図 9A]貼り合わせ (スマートカット)法による二重 SOI基板の製造工程を示す図である
[図 9B]貼り合わせ (スマートカット)法による二重 SOI基板の製造工程を示す図である
[図 9C]貼り合わせ (スマートカット)法による二重 SOI基板の製造工程を示す図である
[図 9D]貼り合わせ (スマートカット)法による二重 SOI基板の製造工程を示す図である
[図 9E]貼り合わせ (スマートカット)法による二重 SOI基板の製造工程を示す図である
[図 10]二重 SOI基板の他の構造を示す断面図である。
[図 11]二重 SOI基板の他の構造を示す断面図である。
発明を実施するための最良の形態
[0018] この発明の実施の形態について説明する。図 3は、この発明を適用し得る SOC(Sys tern On Chip)デバイス 100を示している。この SOCデバイス 100は、 2個の CPU(Cen tral Processing Unit) 101 A, 101Bと、 DRAM(Dynamic Random Access Memory) 10 2と、 ROM(Read Only Memory)103と、ロジック IC104と、アナログ IC105と、シリア ル I/Fユニット 106と、パラレル I/Fユニット 107と、光ポート 108とを備えたシステム LSI(Large Scale Integrated circuit)である。この SOCデバイス 100の光ポート 108に は外部との通信のために光ファイバ 110が接続されて 、る。
[0019] この SOCデバイス 100は、二重 SOI基板 10に形成されている。図 4は、二重 SOI 基板 10の構造を示している。この二重 SOI基板 10は、シリコン基板 11上に絶縁膜（ シリコン酸ィ匕膜） 12を介してシリコン層（シリコン単結晶膜） 13が形成され、さら〖ここの シリコン層 13の上に絶縁膜 (シリコン酸ィ匕膜） 14を介してシリコン層（シリコン単結晶 膜） 15が形成された構造となっている。
[0020] つまり、この二重 SOI基板 10は、表面側力も順に、シリコン層 15、絶縁膜 14、シリコ ン層 13、絶縁膜 12を有している。ここで、シリコン層 15は第 1の半導体層を構成し、 絶縁膜 14は第 1の絶縁体層を構成し、シリコン層 13は第 2の半導体層を構成し、絶 縁膜 12は第 2の絶縁体層を構成している。
[0021] この二重 SOI基板 10においては、上層の絶縁膜 14は深さ分布が均一とされ、一方 下層の絶縁膜 12は深さ分布が不均一とされ、絶縁膜 12, 14に挟まれるシリコン層 1 3に、所定の経路に沿って、肉厚部が形成される。ここで、シリコン (Si)の屈折率は 3 . 5であり、二酸化シリコン（SiO )の屈折率は 1. 5であることから、シリコン層 13の肉
2
厚部はコアとなり、この肉厚部に対応した絶縁膜 12, 14はクラッドとなり、所定の経路 に沿った光導波路 16が形成される。
[0022] 上述の SOCデバイス 100では、例えば CPU101Aと CPU101Bとの間では光導波 路を使用した光通信が行われる。上述したように二重 SOI基板 10に形成される光導 波路 16は、上述の光通信に使用される。
[0023] 上述の SOCデバイス 100は、図 5に示すように、二重 SOI基板 10の表面側のシリコ ン層 15に、 CPU,メモリ等を構成する電気デバイス 17、例えば MOSデバイス等が 形成された半導体装置である。
[0024] この二重 SOI基板 10では、絶縁膜 12, 14とこれらに挟まれたシリコン層 13とで光 導波路 16が形成されるため、この光導波路 16の直上のシリコン層 15にも電気デバィ ス 17を形成できる。そのため、この二重 SOI基板 10を用いることで SOCデバイスの 小型化を図ることができる。
[0025] また、この二重 SOI基板 10では、上層の絶縁膜 14の深さ分布は均一であることか ら、表面側のシリコン層 15の厚さは一様となる。そのため、このシリコン層 15に例えば
MOSデバイスを形成する場合において、シリコン層 13の肉厚部に対応したシリコン 層 15の部分に作製される MOSデバイスの特性と、シリコン層 13の肉厚部に対応し て 、な 、シリコン層 15の部分に作製される MOSデバイスの特性とを容易に一致させ ることができ、電気デバイス全体としての設計が容易となる。
[0026] 次に、図 6A〜図 6Eを参照して、上述した二重 SOI基板 10およびそれを用いた半 導体装置の製造工程を説明する。
[0027] まず、図 6Aに示すように、シリコン基板 (サブストレート） 11の表面に熱酸ィ匕によりシ リコン酸ィ匕膜を形成し、その後にパターユングを行って光導波路パターンに対応して シリコン酸ィ匕膜を除き、マスク 18を形成する。
[0028] 次に、図 6Bに示すように、シリコン基板 11の表面にマスク 18が配置された状態で 酸素イオンを注入 (矢印で示す)し、シリコン基板 11内に酸素イオン注入層 l loxを形 成する。この場合、マスク 18が配置された部分ではこのマスク 18でイオン速度が減 速されるため酸素イオンは浅く注入され、一方マスク 18が配置されていない部分で は酸素イオンが深く注入される。
[0029] 次に、図 6Cに示すように、酸素イオンが注入されて酸素イオン注入層が形成され たシリコン基板 11に高温ァニール処理を施し、注入された酸素イオンとシリコンとを 反応させて、シリコン基板 11内に絶縁膜 (シリコン酸ィ匕膜） 12を形成する。この絶縁 膜 12は、光導波路パターンに対応して深くなつており、深さ分布が不均一なものとな る。この絶縁膜 12が形成されることで、当初のシリコン基板 11は深さ方向に二分され 、絶縁膜 12上にシリコン層（シリコン単結晶膜） 13が形成された状態となる。なお、マ スク 18は、ァニール処理前または後、あるいはある程度ァニールを行った後に除去さ れる。さらには、ァニール工程中における不必要な酸ィ匕を防止する場合には表面保 護層をァニール工程前に形成する場合もある。
[0030] 次に、図 6Dに示すように、図 6Cのように形成された基板に対して、従来周知の SO I基板作製技術により、シリコン層 13上に、絶縁膜 (シリコン酸ィ匕膜） 14およびシリコン 層（シリコン単結晶膜） 15を形成し、二重 SOI基板 10を得る。この絶縁膜 14は深さ分 布が均一とされ、従ってシリコン層 15の深さは一様とされる。この場合、シリコン層 13 に、光導波路パターンに対応して肉厚部が形成され、これが光導波路 16となる。
[0031] 次に、図 6Eに示すように、表面側のシリコン層 15に、 CPU,メモリ等を構成する電 気デバイス 17、例えば MOSデバイス等を形成し、二重 SOI基板 10を用いた半導体 装置、例えば SOCデバイス 100 (図 3参照）を形成する。
[0032] 上述の図 6Cに示す基板から図 6Dに示す二重 SOI基板 10を得るための製造工程 をさらに説明する。ここでは、 (l) SIMOX(Silicon IMplanted OXide)法、（2)貼り合わ せ (研磨)法、（3)貼り合わせ (スマートカット)法等による製造工程を説明する。
[0033] (1) SIMOX法による二重 SOI基板の製造工程を説明する（図 7A〜図 7D参照)。 [0034] まず、図 7Aに示すように、図 6Cに示す基板 (SOI基板)を用意する。この基板は、 シリコン基板 11に、絶縁膜 (シリコン酸ィ匕膜） 12を介して、シリコン層 13が形成された ものである。このシリコン層 13の厚さは、ェピタキシャル成長工程などにより必要とす る厚さとする。
[0035] 次に、図 7Bに示すように、シリコン層 13の表面力も酸素イオンを注入 (矢印で示す )し、このシリコン層 13に酸素イオン注入層 13oxを形成する。この場合、酸素イオン が注入される深さは基板の全面に渡って等しくなる。
[0036] 次に、図 7Cに示すように、高温ァニール処理を施し、注入された酸素イオンとシリコ ンとを反応させて、シリコン層 13内にシリコン酸ィ匕膜からなる絶縁膜 14を形成する。 この絶縁膜 14は、深さ分布が均一なものとなる。この絶縁膜 14が形成されることで、 当初のシリコン層 13は深さ方向に二分され、絶縁膜 14上にシリコン層（シリコン単結 晶膜) 15が形成された状態となる。
[0037] このように絶縁膜 14が形成されることで、シリコン基板 11の上に、絶縁膜 12、シリコ ン層 13、絶縁膜 14およびシリコン層 15がこの順に形成され、絶縁膜 12, 14に挟ま れたシリコン層 13の肉厚部で光導波路 16が形成された二重 SOI基板 10が得られる
[0038] 次に、図 7Dに示すように、シリコン層 15の厚さを所望の厚さに調整する。例えば、 ェピタキシャル成長工程により厚くし、あるいは熱酸ィ匕膜の形成およびエッチングの 工程により薄くする。
[0039] (2)貼り合わせ (研磨)法による二重 SOI基板の製造工程を説明する（図 8A〜図 8 D参照)。
[0040] まず、図 8Aに示すように、図 6Cに示す基板 (SOI基板)を用意する。この基板は、 シリコン基板 11に、絶縁膜 (シリコン酸ィ匕膜） 12を介して、シリコン層 13が形成された ものである。そして、シリコン層 13の表面に、熱酸ィ匕によりシリコン酸ィ匕膜 19を形成す る。シリコン層 13の厚さは、ェピタキシャル成長工程などにより必要とする厚さとする。
[0041] また、図 8Bに示すように、シリコン基板 20を用意し、その表面に熱酸ィ匕によりシリコ ン酸化膜 21を形成する。
[0042] 次に、図 8Cに示すように、図 8Aで用意した SOI基板に、図 8Bで用意したシリコン 基板 20を貼り合わせる。この場合、 SOI基板のシリコン酸ィ匕膜 19にシリコン基板 20 のシリコン酸ィ匕膜 21が重ねられ、加熱加圧により接合される。
[0043] 次に、図 8Dに示すように、表面側のシリコン層 15の厚さを、 CMP(Chemical Mecha nical Polishing)による研磨などで所望の厚さに調整する。これにより、シリコン基板 11 の上に、絶縁膜 12、シリコン層 13、絶縁膜 14およびシリコン層 15がこの順に形成さ れ、絶縁膜 12, 14に挟まれたシリコン層 13の肉厚部で光導波路 16が形成された二 重 SOI基板 10が得られる。
[0044] (3)貼り合わせ (スマートカット）による二重 SOI基板の製造工程を説明する（図 9A
〜図 9E参照）。
[0045] まず、図 9Aに示すように、図 6Cに示す基板 (SOI基板)を用意する。この基板は、 シリコン基板 11に、絶縁膜 (シリコン酸ィ匕膜） 12を介して、シリコン層 13が形成された ものである。そして、シリコン層 13の表面に、熱酸ィ匕によりシリコン酸ィ匕膜 22を形成す る。シリコン層 13の厚さは、ェピタキシャル成長工程などにより必要とする厚さとする。
[0046] また、図 9Bに示すように、シリコン基板 23を用意する。そして、このシリコン基板 23 に水素イオンを注入 (矢印で示す)して水素イオン注入層 23hyを形成し、基板分離 位置を規定する。
[0047] 次に、図 9Cに示すように、図 9Aで用意した SOI基板に、図 9Bで用意したシリコン 基板 23を貼り合わせる。この場合、 SOI基板のシリコン酸ィ匕膜 22にシリコン基板の表 面が重ねられ、加熱加圧により接合される。
[0048] 次に、図 9Dに示すように、イオン注入された水素が集中することによる基板の分離 現象が生じる温度に加熱することにより、シリコン基板 23を基板分離位置でカットして 分離する。そして、図 9Eに示すように、シリコン基板 23の分離位置を研磨して仕上げ をする。これにより、シリコン基板 11の上に、絶縁膜 12、シリコン層 13、絶縁膜 14お よびシリコン層 15がこの順に形成され、絶縁膜 12, 14に挟まれたシリコン層 13の肉 厚部で光導波路 16が形成された二重 SOI基板 10が得られる。
[0049] なお、上述の貼り合わせ (研磨)法におけるシリコン基板 20、あるいは上述の貼り合 わせ (スマートカット）法におけるシリコン基板 23の代わりに、ゲルマニウム、歪みシリ コン、シリコン—ゲルマニウム等力もなる基板を使用して、二重 SOI基板 10と同様の 基板を製造し、二重 SOI基板 10の代わりに用いることもできる。また、 SIMOX法に おけるシリコン層 13の代わりにゲルマニウム、歪みシリコン、シリコン—ゲルマニウム 等の半導体層が形成されたものを用い、この半導体層内に絶縁膜 14を形成し、二重 SOI基板 10と同様の基板を製造し、二重 SOI基板 10の代わりに用いることも考えら れる。
[0050] また、上述実施の形態において、二重 SOI基板 10は、図 4に示すように、絶縁膜 1 2および絶縁膜 14が、シリコン層 13が光導波路 16を構成する肉厚部となっている部 分以外でも、間にシリコン層 13が介在した状態となって離間している。
[0051] しかし、図 10あるいは図 11に示すように、シリコン層 13が光導波路 16を構成する 部分だけに存在するようにし、従ってその他の部分では絶縁膜 12および絶縁膜 14 が接触した状態となっている二重 SOI基板 10A, 10Bも考えられる。
[0052] 図 10に示す二重 SOI基板 10Aは、例えば、図 6Cに示す SOI基板を用意し、光導 波路 16を構成する部分だけにシリコン層 13が存在するように、このシリコン層 13を研 磨し、その後に絶縁膜 (シリコン酸ィ匕膜） 14が形成されたシリコン基板 (シリコン層） 15 を貼り合わせることで、製造される。
[0053] 図 11に示す二重 SOI基板 10Bは、例えば、シリコン基板 11上に、絶縁膜 12および シリコン層 13が形成され、絶縁膜 12の深さ分布が均一な通常の SOI基板を用意し、 光導波路 16部分のシリコン層 13のみを残すようにエッチング処理し、その後に絶縁 膜 (シリコン酸ィ匕膜） 14を堆積して表面を平坦ィ匕し、さらにこの絶縁膜 14上にシリコン 層 15を堆積することで、製造される。
産業上の利用可能性
[0054] この発明は、 2層の絶縁体層に挟まれた半導体層に肉厚部を形成して例えば光導 波路として利用する場合に、表面側の半導体層に形成される電気デバイスの設計を 容易とできるものであり、基板内に光導波路を形成し所定の機能部間で光通信を行 う半導体装置 (SOCデバイス）に適用できる。

Claims

請求の範囲
[1] 表面側から順に第 1の半導体層、第 1の絶縁体層、第 2の半導体層および第 2の絶 縁体層を有し、
上記第 1の絶縁体層は深さ分布が均一とされ、
上記第 2の半導体層には所定位置に肉厚部が設けられている
ことを特徴とする半導体基板。
[2] 上記肉厚部は、光導波路を構成している
ことを特徴とする請求の範囲第 1項に記載の半導体基板。
[3] 表面側から順に第 1の半導体層、第 1の絶縁体層、第 2の半導体層および第 2の絶 縁体層を有する半導体基板を有し、該半導体基板の上記第 1の半導体層に電気デ バイスが形成された半導体装置であって、
上記第 1の絶縁体層は深さ分布が均一とされ、
上記第 2の半導体層は所定位置に肉厚部が設けられている
ことを特徴とする半導体装置。
[4] 半導体基板上に所定パターンのマスクが形成されている状態で該半導体基板に酸 素イオンを注入し、その後に上記半導体基板に熱処理を施し、深さ分布が不均一で ある第 2の絶縁体層を形成する第 1の工程と、
上記第 1の工程の後に、上記半導体基板上から上記所定パターンのマスクが除去 された状態で上記半導体基板に酸素イオンを注入し、その後に上記半導体基板に 熱処理を施し、上記第 2の絶縁体層の上側に、深さ分布が均一である第 1の絶縁体 層を形成する第 2の工程と
を備えることを特徴とする半導体基板の製造方法。
[5] 第 1の半導体基板上に所定パターンのマスクが形成されている状態で該第 1の半 導体基板に酸素イオンを注入し、その後に上記半導体基板に加熱処理を施し、深さ 分布が不均一である第 2の絶縁体層を形成する第 1の工程と、
上記第 1の工程の後に、上記第 1の半導体基板の表面に、深さ分布が均一である 第 1の絶縁体層を有する第 2の半導体基板を接合する第 2の工程と、
上記第 2の工程の後に、上記第 1の半導体基板の表面に上記第 2の半導体基板が 接合されてなる半導体基板の表面の半導体層の厚さを薄くする第 3の工程と を備えることを特徴とする半導体基板の製造方法。
上記第 3の工程は、
イオン注入により予め決められていた位置でへき開する工程と、 上記へき開された後の表面を研磨する工程とからなる
ことを特徴とする請求の範囲第 5項に記載の半導体基板の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4438835B2 (ja) 2007-07-20 2010-03-24 ソニー株式会社 高周波信号生成方法および高周波信号生成装置
FR2924272B1 (fr) * 2007-11-28 2010-06-11 Commissariat Energie Atomique Procede de transfert de films
US8450186B2 (en) * 2009-09-25 2013-05-28 Intel Corporation Optical modulator utilizing wafer bonding technology
KR101361058B1 (ko) * 2009-12-09 2014-02-12 한국전자통신연구원 광 소자를 포함하는 반도체 장치의 형성 방법
US10803941B2 (en) * 2014-12-22 2020-10-13 Mohammad A. Mazed System on chip (SoC) based on neural processor or microprocessor

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61294846A (ja) * 1985-06-20 1986-12-25 フィリップス　エレクトロニクス　ネムローゼ　フェンノートシャップ 半導体デバイスの製造方法
JPH05299345A (ja) * 1992-04-23 1993-11-12 Nippon Steel Corp 電子素子用基板及びその製造方法
JPH08167646A (ja) * 1994-12-13 1996-06-25 Matsushita Electric Ind Co Ltd Ｓｉｍｏｘ基板、ｓｉｍｏｘ基板の製造方法及び半導体装置の製造方法
JPH11233449A (ja) * 1998-02-13 1999-08-27 Denso Corp 半導体基板の製造方法
JPH11329999A (ja) * 1998-03-24 1999-11-30 Internatl Business Mach Corp <Ibm> 平坦な分離域を半導体基板に形成する方法
JP2000216107A (ja) * 1999-01-21 2000-08-04 Nkk Corp Ｓｏｉ基板の製造方法
JP2002014242A (ja) * 2000-06-28 2002-01-18 Oki Electric Ind Co Ltd 光導波路装置
JP2002299591A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置
JP2002323633A (ja) * 2001-04-25 2002-11-08 Oki Electric Ind Co Ltd 光導波路装置及びその製造方法
JP2003124305A (ja) * 2001-10-09 2003-04-25 Sharp Corp 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
JP2004505310A (ja) * 2000-07-27 2004-02-19 セントレ・ナショナル・デ・ラ・レシェルシェ・サイエンティフィーク Ｓｏｉ基板上に形成されたマイクロエレクトロニクス回路における光学的相互接続システム
JP2005251878A (ja) * 2004-03-02 2005-09-15 Sony Corp 半導体集積回路装置およびその製造方法、並びに半導体発光装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2322012A1 (de) * 1972-05-04 1973-11-15 Western Electric Co Verfahren zur herstellung dielektrischer wellenleitervorrichtungen
GB9406900D0 (en) * 1994-04-07 1994-06-01 Philips Electronics Uk Ltd Manufacture of electronic devices comprising thin -film transistors
JP3427114B2 (ja) * 1994-06-03 2003-07-14 コマツ電子金属株式会社 半導体デバイス製造方法
US5940691A (en) * 1997-08-20 1999-08-17 Micron Technology, Inc. Methods of forming SOI insulator layers and methods of forming transistor devices
US6414355B1 (en) * 2001-01-26 2002-07-02 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI) chip having an active layer of non-uniform thickness
US6548369B1 (en) * 2001-03-20 2003-04-15 Advanced Micro Devices, Inc. Multi-thickness silicon films on a single semiconductor-on-insulator (SOI) chip using simox
JP2003068593A (ja) * 2001-08-22 2003-03-07 Shin Etsu Handotai Co Ltd 半導体積層基板およびその製造方法
US7110629B2 (en) * 2002-07-22 2006-09-19 Applied Materials, Inc. Optical ready substrates
US7141459B2 (en) * 2003-03-12 2006-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator ULSI devices with multiple silicon film thicknesses
US6936881B2 (en) * 2003-07-25 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor that includes high permittivity capacitor dielectric

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61294846A (ja) * 1985-06-20 1986-12-25 フィリップス　エレクトロニクス　ネムローゼ　フェンノートシャップ 半導体デバイスの製造方法
JPH05299345A (ja) * 1992-04-23 1993-11-12 Nippon Steel Corp 電子素子用基板及びその製造方法
JPH08167646A (ja) * 1994-12-13 1996-06-25 Matsushita Electric Ind Co Ltd Ｓｉｍｏｘ基板、ｓｉｍｏｘ基板の製造方法及び半導体装置の製造方法
JPH11233449A (ja) * 1998-02-13 1999-08-27 Denso Corp 半導体基板の製造方法
JPH11329999A (ja) * 1998-03-24 1999-11-30 Internatl Business Mach Corp <Ibm> 平坦な分離域を半導体基板に形成する方法
JP2000216107A (ja) * 1999-01-21 2000-08-04 Nkk Corp Ｓｏｉ基板の製造方法
JP2002014242A (ja) * 2000-06-28 2002-01-18 Oki Electric Ind Co Ltd 光導波路装置
JP2004505310A (ja) * 2000-07-27 2004-02-19 セントレ・ナショナル・デ・ラ・レシェルシェ・サイエンティフィーク Ｓｏｉ基板上に形成されたマイクロエレクトロニクス回路における光学的相互接続システム
JP2002299591A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置
JP2002323633A (ja) * 2001-04-25 2002-11-08 Oki Electric Ind Co Ltd 光導波路装置及びその製造方法
JP2003124305A (ja) * 2001-10-09 2003-04-25 Sharp Corp 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
JP2005251878A (ja) * 2004-03-02 2005-09-15 Sony Corp 半導体集積回路装置およびその製造方法、並びに半導体発光装置

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