JP2000216107A - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
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- JP2000216107A JP2000216107A JP11013014A JP1301499A JP2000216107A JP 2000216107 A JP2000216107 A JP 2000216107A JP 11013014 A JP11013014 A JP 11013014A JP 1301499 A JP1301499 A JP 1301499A JP 2000216107 A JP2000216107 A JP 2000216107A
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- semiconductor substrate
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Abstract
(57)【要約】
【課題】半導体基板の両面に回路素子を形成するための
素子形成領域を有するＳＯＩ基板は、その製造方法とし
て、両面に酸化膜が形成されたシリコン半導体基板と２
つの半導体基板片を貼り付けて熱処理により接着してい
る。この製造方法は、接着面が平坦な３枚のシリコン半
導体基板を用意して複数の製造工程が必要となり、管理
的にも製造工程においても手間が掛かる。 【解決手段】本発明は、半導体基板１１の両面に埋め込
み絶縁層１２，１３が所望する深さ及び膜厚になる注入
条件に基づき、それぞれイオン注入した後、窒素雰囲気
内で熱処理を行い、前記半導体基板の両側面に、前記埋
め込み絶縁層１２，１３で分離された回路素子を形成す
る素子形成領域（シリコン層）１４，１５がそれぞれ形
成されるＳＯＩ基板の製造方法である。
素子形成領域を有するＳＯＩ基板は、その製造方法とし
て、両面に酸化膜が形成されたシリコン半導体基板と２
つの半導体基板片を貼り付けて熱処理により接着してい
る。この製造方法は、接着面が平坦な３枚のシリコン半
導体基板を用意して複数の製造工程が必要となり、管理
的にも製造工程においても手間が掛かる。 【解決手段】本発明は、半導体基板１１の両面に埋め込
み絶縁層１２，１３が所望する深さ及び膜厚になる注入
条件に基づき、それぞれイオン注入した後、窒素雰囲気
内で熱処理を行い、前記半導体基板の両側面に、前記埋
め込み絶縁層１２，１３で分離された回路素子を形成す
る素子形成領域（シリコン層）１４，１５がそれぞれ形
成されるＳＯＩ基板の製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板内に埋
め込み絶縁層を有するＳＯＩ（Silicon-On-Insulator）
基板の製造方法に関する。
め込み絶縁層を有するＳＯＩ（Silicon-On-Insulator）
基板の製造方法に関する。
【０００２】
【従来の技術】従来から半導体集積回路は、低消費電力
化や低コスト化が要求されている。これに対して、近
年、ＳＯＩ技術が提案され急速に進展している。
化や低コスト化が要求されている。これに対して、近
年、ＳＯＩ技術が提案され急速に進展している。
【０００３】このＳＯＩ技術は、図４に示すように、シ
リコン半導体基板１内に酸化膜からなる絶縁層２を設け
て、その上層に回路素子を形成するための素子形成領域
となるシリコン層３を形成した構造である。
リコン半導体基板１内に酸化膜からなる絶縁層２を設け
て、その上層に回路素子を形成するための素子形成領域
となるシリコン層３を形成した構造である。
【０００４】今日では、絶縁層２上に形成されるシリコ
ン層３におけるシリコン結晶の品質は、バルクシリコン
基板のものと遜色ないレベルにまで改善され、すでに多
くの高密度集積回路が試作されている。このＳＯＩ基板
における低浮遊容量、放射線耐性、工程簡略性等は、今
後要求されるロジックＬＳＩや高密度ＤＲＡＭ等に極め
て適合するものであり、すでにバルクシリコン基板を用
いたものでは技術的に実現が困難となってきている。
ン層３におけるシリコン結晶の品質は、バルクシリコン
基板のものと遜色ないレベルにまで改善され、すでに多
くの高密度集積回路が試作されている。このＳＯＩ基板
における低浮遊容量、放射線耐性、工程簡略性等は、今
後要求されるロジックＬＳＩや高密度ＤＲＡＭ等に極め
て適合するものであり、すでにバルクシリコン基板を用
いたものでは技術的に実現が困難となってきている。
【０００５】このＳＯＩ基板に形成された回路素子にお
ける低消費電力性は、主として低電源電圧においても浮
遊容量が低いこと、基板バイアス効果が小さいことに起
因する。１〜２Ｖの低電源電圧においても、バルクシリ
コン基板上に形成された回路素子よりも高速動作すると
いう実証は多々報告されている。
ける低消費電力性は、主として低電源電圧においても浮
遊容量が低いこと、基板バイアス効果が小さいことに起
因する。１〜２Ｖの低電源電圧においても、バルクシリ
コン基板上に形成された回路素子よりも高速動作すると
いう実証は多々報告されている。
【０００６】また、このようなＳＯＩ基板をＤＲＡＭに
用いた場合には、アルファ線がヒットしても電子・正孔
対の発生を事実上無視でき、ＤＲＡＭセルとしてはソフ
トエラーフリーとなる。これは、ＤＲＡＭキャパシタに
おける技術開発の負担を大幅に軽減することとなる。
用いた場合には、アルファ線がヒットしても電子・正孔
対の発生を事実上無視でき、ＤＲＡＭセルとしてはソフ
トエラーフリーとなる。これは、ＤＲＡＭキャパシタに
おける技術開発の負担を大幅に軽減することとなる。
【０００７】
【発明が解決しようとする課題】通常の従来のＳＯＩ基
板は、シリコン半導体基板の一方の面のみに素子形成領
域が形成されている。
板は、シリコン半導体基板の一方の面のみに素子形成領
域が形成されている。
【０００８】しかし、さらなる大規模な集積化が要求さ
れた場合に、従来のバルクシリコン基板と同様にデザイ
ンルールに従い半導体基板（チップ）の大型化がさけら
れないこととなる。
れた場合に、従来のバルクシリコン基板と同様にデザイ
ンルールに従い半導体基板（チップ）の大型化がさけら
れないこととなる。
【０００９】この問題を解決するものとして、例えば、
本出願人が提案した特願平１１−１１９０６号には、シ
リコン基板の両面上に第１及び第２の埋め込み絶縁層を
形成し、さらにそれらの上層にそれぞれ回路素子を形成
するための素子形成領域となるシリコン層を形成した半
導体基板（ＳＯＩ基板）を提案している。この構造のＳ
ＯＩ基板は、各シリコン層に回路素子を形成することに
より、２倍の回路素子数を形成することが可能となる。
本出願人が提案した特願平１１−１１９０６号には、シ
リコン基板の両面上に第１及び第２の埋め込み絶縁層を
形成し、さらにそれらの上層にそれぞれ回路素子を形成
するための素子形成領域となるシリコン層を形成した半
導体基板（ＳＯＩ基板）を提案している。この構造のＳ
ＯＩ基板は、各シリコン層に回路素子を形成することに
より、２倍の回路素子数を形成することが可能となる。
【００１０】その製造方法においては、両面研磨シリコ
ン半導体基板の全体に酸化膜を形成した後、貼り合わせ
る面をミラー処理した２つの半導体基板片を貼り付けて
熱処理により接着している。
ン半導体基板の全体に酸化膜を形成した後、貼り合わせ
る面をミラー処理した２つの半導体基板片を貼り付けて
熱処理により接着している。
【００１１】従って、このようなＳＯＩ基板を作成する
ためには、接着面が平坦な３枚のシリコン半導体基板を
用意して複数の製造工程が必要となり、管理的にも製造
工程においても手間が掛かる。また、シリコン層をＣＭ
Ｐ技術により成形するため、均一な膜厚を得るために
は、正確な膜厚検出の技術を用いなければならない。
ためには、接着面が平坦な３枚のシリコン半導体基板を
用意して複数の製造工程が必要となり、管理的にも製造
工程においても手間が掛かる。また、シリコン層をＣＭ
Ｐ技術により成形するため、均一な膜厚を得るために
は、正確な膜厚検出の技術を用いなければならない。
【００１２】そこで本発明は、大規模な集積化にも好適
し、且つ基板の大型化を抑制した両面に回路素子形成領
域を有するＳＯＩ基板を容易に製造可能なＳＯＩ基板の
製造方法を提供することを目的とする。
し、且つ基板の大型化を抑制した両面に回路素子形成領
域を有するＳＯＩ基板を容易に製造可能なＳＯＩ基板の
製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は上記目的を達成
するために、半導体基板の両側面を平坦化及びミラー状
になるように処理する研磨工程と、前記半導体基板の一
方面側内に形成すべき第１の埋め込み絶縁層が所望する
深さ及び膜厚になる注入条件に基づき、イオン注入する
工程と、前記半導体基板内に前記イオン注入面と反対側
の他方面内に形成すべき第２の埋め込み絶縁層が所望す
る深さ及び膜厚になる注入条件に基づきイオン注入する
工程と、イオン注入された前記半導体基板を窒素雰囲気
内で熱処理を行う工程とを備え、前記熱処理により、前
記半導体基板の両側面に、前記第１、第２の埋め込み絶
縁層で分離された回路素子を形成する第１及び第２の素
子形成領域がそれぞれ形成されるＳＯＩ基板の製造方法
を提供する。
するために、半導体基板の両側面を平坦化及びミラー状
になるように処理する研磨工程と、前記半導体基板の一
方面側内に形成すべき第１の埋め込み絶縁層が所望する
深さ及び膜厚になる注入条件に基づき、イオン注入する
工程と、前記半導体基板内に前記イオン注入面と反対側
の他方面内に形成すべき第２の埋め込み絶縁層が所望す
る深さ及び膜厚になる注入条件に基づきイオン注入する
工程と、イオン注入された前記半導体基板を窒素雰囲気
内で熱処理を行う工程とを備え、前記熱処理により、前
記半導体基板の両側面に、前記第１、第２の埋め込み絶
縁層で分離された回路素子を形成する第１及び第２の素
子形成領域がそれぞれ形成されるＳＯＩ基板の製造方法
を提供する。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。
施形態について詳細に説明する。
【００１５】図１には本発明の実施形態に係る半導体基
板の断面構造を示し、図２（ａ）乃至（ｄ）には、その
製造工程を示しＳＯＩ基板の製造方法について説明す
る。
板の断面構造を示し、図２（ａ）乃至（ｄ）には、その
製造工程を示しＳＯＩ基板の製造方法について説明す
る。
【００１６】この半導体基板は、シリコン基板１１の両
面に酸化膜からなる埋め込み絶縁層１２，１３を形成
し、さらにそれぞれ上層に回路素子を形成するための素
子形成領域となるシリコン層１４，１５を形成してい
る。この構造により、両面に素子形成領域を有する所
謂、ＳＯＩ（Silicon-On-Insulator）基板が構成され
る。
面に酸化膜からなる埋め込み絶縁層１２，１３を形成
し、さらにそれぞれ上層に回路素子を形成するための素
子形成領域となるシリコン層１４，１５を形成してい
る。この構造により、両面に素子形成領域を有する所
謂、ＳＯＩ（Silicon-On-Insulator）基板が構成され
る。
【００１７】それぞれのシリコン層１４，１５に回路素
子を形成することにより、単にいえば、２倍の回路素子
数を形成することが可能となる。例えば、メモリ素子で
あれば、従来の大きさのチップにおいて、２倍の容量の
メモリ素子を形成することが可能である。
子を形成することにより、単にいえば、２倍の回路素子
数を形成することが可能となる。例えば、メモリ素子で
あれば、従来の大きさのチップにおいて、２倍の容量の
メモリ素子を形成することが可能である。
【００１８】図２（ａ）において、シリコン基板１１の
両側面がミラー状になるように研磨を行う。
両側面がミラー状になるように研磨を行う。
【００１９】次に図２（ｂ）に示すように、シリコン基
板１１内に形成する埋め込み絶縁層１２が任意の深さで
所望する膜厚になるように、シリコン基板１１の一方面
からイオン注入する。例えば、酸素イオン（Ｏ+ ）を２
００ｋｅＶの注入エネルギーで、１．８×１０18ions／
cm2 のドーズ量で注入する。
板１１内に形成する埋め込み絶縁層１２が任意の深さで
所望する膜厚になるように、シリコン基板１１の一方面
からイオン注入する。例えば、酸素イオン（Ｏ+ ）を２
００ｋｅＶの注入エネルギーで、１．８×１０18ions／
cm2 のドーズ量で注入する。
【００２０】また図２（ｃ）に示すように、半導体基板
１１の注入した面の反対側の他方面に対して、形成する
埋め込み絶縁層１３の深さや膜厚に応じて、同じ条件若
しくは異なる条件で酸素イオンをイオン注入する。
１１の注入した面の反対側の他方面に対して、形成する
埋め込み絶縁層１３の深さや膜厚に応じて、同じ条件若
しくは異なる条件で酸素イオンをイオン注入する。
【００２１】図２（ｄ）に示すように、これらのイオン
注入をした後、窒素雰囲気内にシリコン基板１１を入れ
て、１３００℃で６時間の熱処理を行う。この熱処理に
よりシリコン酸化膜からなる埋め込み絶縁層１２，１３
が形成される。
注入をした後、窒素雰囲気内にシリコン基板１１を入れ
て、１３００℃で６時間の熱処理を行う。この熱処理に
よりシリコン酸化膜からなる埋め込み絶縁層１２，１３
が形成される。
【００２２】このように本実施形態の製造方法により、
複数のシリコン基板を貼り合わせることなく、１つのシ
リコン基板の両面側に埋め込み絶縁層で分離された回路
素子を形成するためのシリコン層を備えるＳＯＩ基板を
形成することができる。
複数のシリコン基板を貼り合わせることなく、１つのシ
リコン基板の両面側に埋め込み絶縁層で分離された回路
素子を形成するためのシリコン層を備えるＳＯＩ基板を
形成することができる。
【００２３】本実施形態の半導体基板の構造により、半
導体基板の両面に素子形成領域を形成しているため、従
来のチップ面積において、２倍の数の回路素子を形成す
ることができる。
導体基板の両面に素子形成領域を形成しているため、従
来のチップ面積において、２倍の数の回路素子を形成す
ることができる。
【００２４】また、このような酸素イオンの注入による
絶縁膜を形成する方法を用いて、本実施形態によるシリ
コン基板両面のシリコン層に形成した回路素子間を接続
する配線を形成することができる。
絶縁膜を形成する方法を用いて、本実施形態によるシリ
コン基板両面のシリコン層に形成した回路素子間を接続
する配線を形成することができる。
【００２５】つまり、図３（ａ）に示すように、埋め込
み層を形成する際に、マスク１６を設けて筒状に埋め込
み層を形成しない箇所を作っておく。
み層を形成する際に、マスク１６を設けて筒状に埋め込
み層を形成しない箇所を作っておく。
【００２６】次に、図３（ｂ）に示すようにマスク１７
を設け、ドーズ量を維持したまま、注入エネルギーを変
化させて、異なる深さ方向に埋め込み酸化膜を筒状１８
に形成する。そして図２（ｄ）における熱処理を行う。
を設け、ドーズ量を維持したまま、注入エネルギーを変
化させて、異なる深さ方向に埋め込み酸化膜を筒状１８
に形成する。そして図２（ｄ）における熱処理を行う。
【００２７】図３（ｃ）に示すように、この筒所の絶縁
膜に囲まれた部分がシリコンからなる導電路（配線）１
９となり、この導電路１９に不純物等を注入して低抵抗
化を図った配線として用いることもできる。
膜に囲まれた部分がシリコンからなる導電路（配線）１
９となり、この導電路１９に不純物等を注入して低抵抗
化を図った配線として用いることもできる。
【００２８】
【発明の効果】以上詳述したように本発明によれば、大
規模な集積化にも好適し、且つ基板の大型化を抑制した
両面に回路素子形成領域を有するＳＯＩ基板を容易に製
造可能なＳＯＩ基板の製造方法を提供することができ
る。
規模な集積化にも好適し、且つ基板の大型化を抑制した
両面に回路素子形成領域を有するＳＯＩ基板を容易に製
造可能なＳＯＩ基板の製造方法を提供することができ
る。
【図１】本発明の実施形態により形成されるＳＯＩ基板
の断面構造を示す図である。
の断面構造を示す図である。
【図２】本発明による実施形態に係るＳＯＩ基板の製造
方法を説明するための製造工程の一例を示す図である。
方法を説明するための製造工程の一例を示す図である。
【図３】本実施形態の製造方法を用いて、回路素子間の
配線を形成する例について説明するための図である。
配線を形成する例について説明するための図である。
【図４】従来のＳＯＩ半導体基板の断面構造を示す図で
ある。
ある。
１１…半導体基板（シリコン基板） １２，１３…埋め込み絶縁層 １４，１５…シリコン層
Claims (1)
- 【請求項１】 半導体基板の両面を平坦化及びミラー状
になるように処理する研磨工程と、 前記半導体基板の一方面側内に形成すべき第１の埋め込
み絶縁層が所望する深さ及び膜厚になる注入条件に基づ
き、イオン注入する工程と、 前記半導体基板内に前記イオン注入面と反対側の他方面
内に形成すべき第２の埋め込み絶縁層が所望する深さ及
び膜厚になる注入条件に基づきイオン注入する工程と、 イオン注入された前記半導体基板を窒素雰囲気内で熱処
理を行う工程と、とを具備し、 前記熱処理により、前記半導体基板の両面に、前記第
１、第２の埋め込み絶縁層で分離された回路素子を形成
する第１及び第２の素子形成領域がそれぞれ形成される
ことを特徴とするＳＯＩ（Silicon-On-Insulator）基板
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11013014A JP2000216107A (ja) | 1999-01-21 | 1999-01-21 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11013014A JP2000216107A (ja) | 1999-01-21 | 1999-01-21 | Ｓｏｉ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216107A true JP2000216107A (ja) | 2000-08-04 |
Family
ID=11821315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11013014A Withdrawn JP2000216107A (ja) | 1999-01-21 | 1999-01-21 | Ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000216107A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007060895A1 (ja) * | 2005-11-24 | 2007-05-31 | Sony Corporation | 半導体基板、半導体装置および半導体基板の製造方法 |
-
1999
- 1999-01-21 JP JP11013014A patent/JP2000216107A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007060895A1 (ja) * | 2005-11-24 | 2007-05-31 | Sony Corporation | 半導体基板、半導体装置および半導体基板の製造方法 |
| US7994574B2 (en) | 2005-11-24 | 2011-08-09 | Sony Corporation | Semiconductor substrate, semiconductor device, and method for manufacturing the semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060404 |