TW202407886A

TW202407886A - 半導體結構及其製造方法

Info

Publication number: TW202407886A
Application number: TW111129875A
Authority: TW
Inventors: 鄭致杰; 蔡文哲
Original assignee: 旺宏電子股份有限公司
Priority date: 2022-08-09
Filing date: 2022-08-09
Publication date: 2024-02-16

Abstract

在此提供一種半導體結構。該半導體結構包括一第一基板、一元件層、一第一介電層、一第二介電層、一第二基板、和一電路層。元件層設置在第一基板上。第一介電層設置在元件層上。第二介電層設置在第一介電層上。第二基板設置在第二介電層上。電路層設置在第二基板上。

Description

半導體結構及其製造方法

本揭露是關於半導體結構及其製造方法。本揭露特別是關於包括元件層和電路層的半導體結構及其製造方法。

為了增加半導體裝置中記憶體陣列的佔用面積，將記憶體陣列結構提供在整個電路層上的結構被開發出來，取代傳統的將電路區設置在記憶體陣列區附近的結構。在一種製造方案中，可以先形成電路層在基板的整個主動區上，接著可以將記憶體陣列結構直接形成在整個電路層上。然而，由於先形成電路層，因此電路層會受到記憶體陣列結構的製程所產生的熱預算(thermal budget)的影響，並因此可能對其特性造成不利影響。在另一種製造方案中，可以將電路層和記憶體陣列結構獨立地形成在二個基板上，接著可以將記憶體陣列結構接合至電路層，而用於承載記憶體陣列結構的附加基板能夠被移除。然而，該接合製程是一種混合接合製程，其中金屬和介電材料同時被接合。基於混合材料的接合、精細的元件間距、和精確的對準要求等原因，這樣的製程是很困難的。

在本揭露中，提供了藉由更簡單的製造方法形成的具有大的記憶體陣列佔用面積的半導體結構以及這樣的製造方法。

根據實施例的一種半導體結構包括一第一基板、一元件層、一第一介電層、一第二介電層、一第二基板、和一電路層。元件層設置在第一基板上。第一介電層設置在元件層上。第二介電層設置在第一介電層上。第二基板設置在第二介電層上。電路層設置在第二基板上。

根據實施例的一種半導體結構的製造方法包括下列步驟。提供一第一結構，第一結構包括一第一基板、一元件層、和一第一介電層，其中元件層形成在第一基板上，第一介電層形成在元件層上。提供一第二結構，第二結構包括一第二基板和一第二介電層，其中第二介電層形成在第二基板上。接著，將第二結構接合至第一結構，其中第二介電層與第一介電層接合。之後，分裂第二基板。形成一電路層在第二基板的剩餘部份上。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

以下將配合所附圖式對各種實施例進行更詳細的敘述。敘述內容和圖式的提供只是用於說明，並不意欲造成限制。為了清楚起見，元件可能並未依照實際比例繪示。此外，在一些圖式中可能省略一些元件和/或符號。可以預期的是，一實施例中的元件和特徵，能夠被有利地納入於另一實施例中，無須進一步的闡述。

請參照第1圖，其示出本揭露一示例性的半導體結構100。半導體結構100包括一第一基板102、一元件層104、一第一介電層106、一第二介電層108、一第二基板110、和一電路層112。元件層104設置在第一基板102上。第一介電層106設置在元件層104上。第二介電層108設置在第一介電層106上。第二基板110設置在第二介電層108上。電路層112設置在第二基板110上。

具體來說，第一基板102和第二基板110可以彼此獨立地包括Si、SiGe、或III-V族半導體等等，但本揭露不受限於此。所述III-V族半導體可以是GaAs或GaN等等。

元件層104可以包括一記憶體陣列結構。舉例來說，該記憶體陣列結構可以包括3D NAND陣列(三維反及陣列)、2D NAND陣列(二維反及陣列)、NOR陣列(反或陣列)、或DRAM陣列(動態隨機存取記憶體陣列)等等。然而，本揭露不受限於此。對於某些附加或替代的應用，元件層104可以包括除了記憶體陣列結構之外的半導體元件。在一些實施例中，元件層104可以包括影像感測器。在一些實施例中，元件層104可以包括特殊應用積體電路(ASIC)和/或處理器等等。

電路層112配置成用於控制元件層104。舉例來說，電路層112可以包括特殊應用積體電路(ASIC)和/或處理器等等，但本揭露不受限於此。更具體地說，在一些實施例中，電路層112可以包括用於控制元件層104的電子元件(未示出)，諸如CMOS(互補金屬氧化物半導體)等等。

根據一些實施例，半導體結構100可以更包括一頂部介電層114和一配線層116。頂部介電層114設置在電路層112上。配線層116設置在頂部介電層114上。配線層116耦接至元件層104和電路層112。

更具體地說，半導體結構100可以更包括一第一導電層118、一通孔(via)120、一第一導電元件122、一第二導電層124、和一第二導電元件126。第一導電層118設置在元件層104上。通孔120穿過頂部介電層114、電路層112、第二基板110、第二介電層108、和第一介電層106。通孔120落在第一導電層118上。第一導電元件122穿過頂部介電層114。第一導電元件122連接配線層116和通孔120。第二導電層124設置在電路層112上。第二導電元件126穿過頂部介電層114。第二導電元件126連接配線層116和第二導電層124。如此一來，配線層116能夠通過第一導電元件122、通孔120、和第一導電層118耦接至元件層104，且配線層116能夠通過第二導電元件126和第二導電層124耦接至電路層112。

根據一些實施例，半導體結構100可以更包括另一頂部介電層128和一接合墊130。頂部介電層128設置在配線層116上。接合墊130設置在頂部介電層128上。接合墊130耦接至配線層116。

請參照第2圖，其示出本揭露另一示例性的半導體結構200。半導體結構200更包括一底部電路層202和一底部介電層204。底部電路層202設置在第一基板102設置在底部電路層202可以包括較不易受到元件層104的製程損壞的電子元件(未示出)。在一些實施例中，底部電路層202可以包括特殊應用積體電路和/或處理器等等，但本揭露不受限於此。底部介電層204設置在底部電路層202上。元件層104設置在底部介電層204上。半導體結構200可以更包括一底部導電層206和一通孔208。底部導電層206設置在底部電路層202上。通孔208穿過元件層104和底部介電層204。通孔208落在底部導電層206上。如此一來，第一導電層118能夠通過通孔208和底部導電層206耦接至底部電路層202。其他的細節與半導體結構100類似，並在此省略。

請參照第3A-3F圖，其示出本揭露一示例性的半導體結構的製造方法。

如第3A圖所示，提供一第一結構310，第一結構310包括一第一基板312、一元件層314、和一第一介電層316。元件層314形成在第一基板312上。第一介電層316形成在元件層314上。具體來說，第一基板312可以包括Si、SiGe、或III-V族半導體等等，但本揭露不受限於此。所述III-V族半導體可以是GaAs或GaN等等。元件層314可以包括一記憶體陣列結構，其例如包括3D NAND陣列、2D NAND陣列、NOR陣列、或DRAM陣列等等。然而，本揭露不受限於此。對於某些附加或替代的應用，元件層314可以包括影像感測器，且/或元件層314可以包括特殊應用積體電路和/或處理器等等。第一介電層316可以由氧化物形成，並作為保護層(passivation layer)。根據一些實施例，第一結構310可以更包括一第一導電層318在元件層314上。第一導電層318可以包括金屬，但本揭露不受限於此。

如第3B圖所示，提供一第二結構320，第二結構320包括一第二基板322和一第二介電層324。第二介電層324形成在第二基板322上。具體來說，第二基板322可以包括Si、SiGe、或III-V族半導體等等，但本揭露不受限於此。所述III-V族半導體可以是GaAs或GaN等等。第二介電層324可以由氧化物形成，並作為保護層。根據一些實施例，這個步驟可以如箭頭所示更包括植入H ⁺離子，以在第二基板322中形成一植入介面326。如此一來，在後續的製程中，第二基板322能夠沿著植入介面326分裂。在一些實施例中，植入介面326在第二基板322中的深度可以為0.5 μm至10 μm。在植入製程之後，可以選擇性地進行清理製程。

如第3C圖所示，將第二結構320接合至第一結構310，其中第二介電層324與第一介電層316接合。在這個步驟中，由氧化物形成的第一介電層316和由氧化物形成的第二介電層324作為接合層。由於第二結構320的第二基板322仍然是裸基板，沒有任何電子元件或電子元件的元件，因此能夠容易地進行接合，不需要精確的對準。

如第3D圖所示，分裂第二基板322。第二基板322可以沿著植入介面326分裂。接著，可以選擇性地進行退火製程和拋光製程等等。

如第3E圖所示，形成一電路層330在第二基板322的剩餘部份上。第二基板322的剩餘部份可以作為主動層，用於製造電路層330。電路層330可以用於控制元件層314。舉例來說，電路層330可包括特殊應用積體電路和/或處理器等等，但本揭露不受限於此。更具體地說，在一些實施例中，電路層330可以包括用於控制元件層314的電子元件(未示出)，諸如CMOS等等。由於電路層330是在元件層314之後形成，電路層330不會受到元件層314的製程所產生的熱預算的影響。此外，電路層330能夠獨立地最佳化。同時，元件層314比起電路層330更穩定，它不會被電路層330的製程惡化。

如第3F圖所示，本揭露的製造方法可以更包括後段製程。舉例來說，可以形成一頂部介電層332在電路層330上。可以形成一配線層334在頂部介電層332上。配線層334耦接至元件層314和電路層330。在一些實施例中，可以形成一第二導電層336在電路層330上。可以形成一通孔338穿過頂部介電層332、電路層330、第二基板322、第二介電層324、和第一介電層316。通孔338落在第一導電層318上。可以形成一第一導電元件340和一第二導電元件342穿過頂部介電層332並分別連接通孔338和第二導電層336。如此一來，配線層334能夠通過第一導電元件340、通孔338、和第一導電層318耦接至元件層314，且配線層334能夠通過第二導電元件342和第二導電層336耦接至電路層330。根據一些實施例，可以形成另一頂部介電層344在配線層334上，並可以形成一接合墊346在頂部介電層344上。接合墊346耦接至配線層334。

在本揭露中，第二結構的第二基板在接合製程時仍然是裸基板。因為不需要精確地對準，因此能夠容易地進行接合。如此一來，具有大的記憶體陣列佔用面積的半導體結構能夠以更簡單的方法加以製造。此外，由於電路層是在元件層之後形成，電路層不會受到元件層製程中的熱預算的影響，因此其電子元件不會被惡化。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:半導體結構 102:第一基板 104:元件層 106:第一介電層 108:第二介電層 110:第二基板 112:電路層 114:頂部介電層 116:配線層 118:第一導電層 120:通孔 122:第一導電元件 124:第二導電層 126:第二導電元件 128:頂部介電層 130:接合墊 200:半導體結構 202:底部電路層 204:底部介電層 206:底部導電層 208:通孔 310:第一結構 312:第一基板 314:元件層 316:第一介電層 318:第一導電層 320:第二結構 322:第二基板 324:第二介電層 326:植入介面 330:電路層 332:頂部介電層 334:配線層 336:第二導電層 338:通孔 340:第一導電元件 342:第二導電元件 344:頂部介電層 346:接合墊

第1圖繪示一示例性的半導體結構。第2圖繪示另一示例性的半導體結構。第3A-3F圖繪示一示例性的半導體結構的製造方法的各個階段。

100:半導體結構

102:第一基板

104:元件層

106:第一介電層

108:第二介電層

110:第二基板

112:電路層

114:頂部介電層

116:配線層

118:第一導電層

120:通孔

122:第一導電元件

124:第二導電層

126:第二導電元件

128:頂部介電層

130:接合墊

Claims

一種半導體結構，包括：一第一基板；一元件層，設置在該第一基板上；一第一介電層，設置在該元件層上；一第二介電層，設置在該第一介電層上；一第二基板，設置在該第二介電層上；以及一電路層，設置在該第二基板上。
如請求項1所述之半導體結構，其中該第一基板和該第二基板彼此獨立地包括Si、SiGe、或III-V族半導體。
如請求項1所述之半導體結構，其中該元件層包括一記憶體陣列結構，該記憶體陣列結構包括3D NAND陣列、2D NAND陣列、NOR陣列、或DRAM陣列。
如請求項1所述之半導體結構，其中該元件層包括影像感測器，或者其中該元件層包括特殊應用積體電路或處理器。
如請求項1所述之半導體結構，更包括：一底部電路層，設置在該第一基板上；以及一底部介電層，設置在該底部電路層上；其中該元件層設置在該底部介電層上。
一種半導體結構的製造方法，包括：提供一第一結構，該第一結構包括一第一基板、一元件層、和一第一介電層，其中該元件層形成在該第一基板上，該第一介電層形成在該元件層上；提供一第二結構，該第二結構包括一第二基板和一第二介電層，其中該第二介電層形成在該第二基板上；將該第二結構接合至該第一結構，其中該第二介電層與該第一介電層接合；分裂該第二基板；以及形成一電路層在該第二基板的剩餘部份上。
如請求項6所述之半導體結構的製造方法，其中在提供該第一結構的步驟中，該第一介電層由氧化物形成，並作為保護層，且其中在將該第二結構接合至該第一結構步驟中，由氧化物形成的該第一介電層作為接合層。
如請求項6所述之半導體結構的製造方法，其中提供該第二結構的步驟更包括：植入H ⁺離子，以在該第二基板中形成一植入介面；其中在分裂該第二基板的步驟中，該第二基板沿著該植入介面分裂；其中該植入介面在該第二基板中的深度為0.5 μm至10 μm。
如請求項6所述之半導體結構的製造方法，其中在提供該第二結構的步驟中，該第二介電層層由氧化物形成，並作為保護層，且其中在將該第二結構接合至該第一結構步驟中，由氧化物形成的該第二介電層作為接合層。
如請求項6所述之半導體結構的製造方法，其中在將該第二結構接合至該第一結構步驟中，該第二結構的該第二基板是裸基板。