KR20080072869A - 반도체 기판, 반도체 장치 및 반도체 기판의 제조 방법 - Google Patents

반도체 기판, 반도체 장치 및 반도체 기판의 제조 방법 Download PDF

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Abstract

2층의 절연체층 사이에 끼워진 반도체층에 두께부, 예를 들면 광 도파로를 형성하는 경우에, 표면측의 반도체층에 형성되는 전기 디바이스의 설계를 용이하게 한다. 이중 SOI 기판(10)은, 표면측으로부터 순서대로, 실리콘층(15), 절연막(실리콘 산화막)(14), 실리콘층(13), 절연막(12)을 갖는다. 상층 절연막(14)의 깊이 분포를 균일하게 하고, 하층 절연막(12)의 깊이 분포를 불균일하게 하고, 실리콘층(13)에, 소정의 경로를 따른 두께부를 형성한다. Si의 굴절율은 3.5이며, SiO2의 굴절률은 1.5이다. 실리콘층(13)의 두께부는 코어로 되고, 이 두께부에 대응한 절연막(12), (14)은 클래드로 되어, 소정의 경로를 따른 광 도파로(16)가 형성된다. 표면측의 실리콘층(15)의 두께는 균일하여, 실리콘층(15)의 각 부에 제작되는 MOS 디바이스의 특성을 용이하게 일치시킬 수 있어，전기 디바이스 전체로서의 설계가 용이하게 된다.
이중 SOI 기판. 두께부, 광 도파로, 절연체층, 반도체층

Description

반도체 기판, 반도체 장치 및 반도체 기판의 제조 방법{SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR SUBSTRATE MANUFACTURING METHOD}
본 발명은, 절연체층 위에 반도체층을 갖는 반도체 기판, 그것을 이용한 반도체 장치, 및 그 반도체 기판의 제조 방법에 관한 것이다. 자세하게는, 본 발명은, 표면 근방에 표면측으로부터 제1, 제2 절연체층이 형성되고, 제1 절연체층은 깊이 분포가 균일하게 되고, 제1, 제2 절연체층 사이에 끼워진 반도체층은 소정 위치에 두께부가 형성되어 있는 구조로 함으로써, 2층의 절연체층 사이에 끼워진 반도체층에 두께부를 형성하는 경우에, 표면측의 반도체층에 형성되는 전기 디바이스의 설계가 용이하게 되도록 한 반도체 기판 등에 관한 것이다.
종래, SOI(Silicon On Insulator) 기판 위에 형성되는 각 기능부 사이에서 해당 광 도파로를 이용한 광 통신을 가능하게 하기 위해서, 이 SOI 기판 위에 광 도파로를 형성하는 것이 제안되어 있다.
예를 들면, 일본 특개 2002-14242호 공보, 일본 특개 2002-323633호 공보에는, SOI 기판의 절연체층으로서의 매립 실리콘 산화막을 하부 클래드로서 사용하고, 이 SOI 기판의 반도체층으로서의 실리콘층을 가공하여 코어를 형성하고，이 SOI 기판의 표면에 실리콘 산화막을 퇴적하여 상부 클래드를 형성함으로써, 비굴절률차가 큰 광 도파로를 얻는 것이 기재되어 있다.
전술한 일본 특개 2002-14242호 공보, 일본 특개 2002-323633호 공보에 기재된 바와 같이 SOI 기판 위에 광 도파로를 형성하는 것에 있어서는, 표면측의 실리콘층을 광 도파로의 코어로서 활용하는 것이다. 그 때문에，SOI 기판의 광 도파로가 형성되는 부분에는 전기 디바이스를 형성할 수 없고, 예를 들면 SOI 기판을 이용한 SOC(System On Chip) 디바이스의 소형화 시에는 문제점으로 된다.
따라서, 표면 근방에 이중으로 절연체층을 형성하는 SOI 기판(이하, 적절하게, 「이중 SOI 기판」이라고 함)을 이용하는 것으로 하고, 이 이중의 절연체층과 이들 사이에 끼워진 반도체층으로 광 도파로를 구성하는 것이 생각되고 있다. 도 1은 광 도파로가 형성된 이중 SOI 기판(50)의 구조를 도시하고 있다.
이 이중 SOI 기판(50)은, 실리콘 기판(51) 위에 절연막(실리콘 산화막)(52)을 개재하여 실리콘층(실리콘 단결정막)(53)이 형성되고, 또한 이 실리콘층(53) 위에 절연막(실리콘 산화막)(54)을 개재하여 실리콘층(실리콘 단결정막)(55)이 형성된 구조로 되어 있다.
이 경우, 하층의 절연막(52)은 깊이 분포가 균일하게 되고, 한편 상층의 절연막(54)은 깊이 분포가 불균일하게 되어, 절연막(52, 54) 사이에 끼워지는 실리콘층(53)에, 소정의 경로를 따라서, 두께부가 형성된다. 여기서, 실리콘(Si)의 굴절률은 3.5이며, 이산화실리콘(SiO2)의 굴절률은 1.5이기 때문에, 실리콘층(53)의 두 께부는 코어로 되고, 이 두께부에 대응한 절연막(52, 54)은 클래드로 되어, 소정의 경로에 따른 광 도파로(56)가 형성된다.
도 2는 이 이중 SOI 기판(50)의 표면측의 실리콘층(55)에, CPU(Central Processing Unit), 메모리 등을 구성하는 전기 디바이스(57), 예를 들면 MOS 디바이스 등이 형성된 반도체 장치를 도시하고 있다.
이중 SOI 기판(50)에서는, 절연막(52, 54)과 이들 사이에 끼워진 실리콘층(53)으로 광 도파로(56)가 형성되기 때문에, 이 광 도파로(56)의 바로 위의 실리콘층(55)에도 전기 디바이스(57)를 형성할 수 있다. 그 때문에，이 이중 SOI 기판(50)을 이용함으로써 SOC 디바이스의 소형화를 도모할 수 있다.
그러나，이 이중 SOI 기판(50)에서는, 상층의 절연막(54)의 깊이 분포는 불균일하기 때문에, 표면측의 실리콘층(55)의 두께는 균일하지는 않다. 그 때문에, 실리콘층(55)에 예를 들면 MOS 디바이스를 형성하는 경우에서, 광 도파로(56)에 대응한 얇은 실리콘층(55)에 제작되는 MOS 디바이스의 특성과, 광 도파로(56)에 대응하고 있지 않은 두꺼운 실리콘층(55)에 제작되는 MOS 디바이스의 특성을 일치시키는 것은 곤란하게 된다. 그리고, 특성이 서로 다른 MOS 디바이스가 혼재되어 있다고 하는 것은, 전기 디바이스 전체로서의 설계를 복잡하게 하는 것으로 된다.
<발명의 개시>
본 발명의 개념은,
표면측으로부터 순서대로 제1 반도체층, 제1 절연체층, 제2 반도체층 및 제2 절연체층을 갖고,
상기 제1 절연체층은 깊이 분포가 균일하게 되고,
상기 제2 반도체층에는 소정 위치에 두께부가 형성되어 있는
것을 특징으로 하는 반도체 기판에 있다.
본 발명에서, 반도체 기판은, 표면측으로부터 순서대로 제1 반도체층, 제1 절연체층, 제2 반도체층 및 제2 절연체층을 갖고 있다. 상층의 제1 절연체층은 깊이 분포가 균일하게 되어 있고, 제2 반도체층에는 소정 위치에 두께부가 형성되어 있다. 이 경우, 제2 반도체층에 두께부를 형성하기 위해서, 하층의 제2 절연체층은 깊이 분포가 불균일하게 되어 있다. 이 두께부는 예를 들면 광 도파로를 구성하고, 소정의 경로를 따라서 두께부를 형성함으로써, 소정의 경로를 따른 광 도파로가 형성된다.
예를 들면, 본 발명의 반도체 기판은 이하와 같이 하여 제조된다. 우선, 반도체 기판 위에 소정 패턴의 마스크가 형성되어 있는 상태에서 이 반도체 기판에 산소 이온이 주입되고, 그 후에 이 반도체 기판에 열처리가 실시되어, 깊이 분포가 불균일한 제2 절연체층이 형성된다. 다음으로，이 반도체 기판 위로부터 소정 패턴의 마스크가 제거된 상태에서 반도체 기판에 산소 이온이 주입되고, 그 후에 이 반도체 기판에 열처리가 실시되어, 제2 절연체층의 상측에, 깊이 분포가 균일한 제1 절연체층이 형성된다.
또한 예를 들면, 본 발명의 반도체 기판은 이하와 같이 하여 제조된다. 우선, 제1 반도체 기판 위에 소정 패턴의 마스크가 형성되어 있는 상태에서 제1 반도체 기판에 산소 이온이 주입되고, 그 후에 이 제1 반도체 기판에 가열 처리가 실시 되어, 깊이 분포가 불균일한 제2 절연체층이 형성된다. 다음으로，이 제1 반도체 기판의 표면에, 깊이 분포가 균일한 제1 절연체층을 갖는 제2 반도체 기판이 접합된다. 다음으로, 이와 같이 제1 반도체 기판의 표면에 제2 반도체 기판이 접합되어 이루어지는 반도체 기판의 표면의 반도체층의 두께가 얇게 된다. 예를 들면, 이 표면의 반도체층의 두께를 얇게 할 때, 이온 주입에 의해 미리 정해져 있던 위치에서 벽개하는 공정과, 이 벽개된 후의 표면을 연마하는 공정이 행하여진다.
본 발명의 반도체 기판의 표면측의 반도체층에, 예를 들면 CPU, 메모리 등을 구성하는 전기 디바이스가 형성되어 소정의 반도체 장치가 얻어진다. 이 경우, 상층의 제1 절연체층의 깊이 분포는 균일하기 때문에, 표면측의 제1 반도체층의 두께는 균일하게 된다. 그 때문에, 표면측의 반도체층에 예를 들면 MOS 디바이스를 형성하는 경우에서, 제2 반도체층의 두께부에 대응한 제1 반도체층의 부분에 제작되는 MOS 디바이스의 특성과, 제2 반도체층의 두께부에 대응하고 있지 않은 제1 반도체층의 부분에 제작되는 MOS 디바이스의 특성을 용이하게 일치시킬 수 있어, 전기 디바이스 전체로서의 설계가 용이해진다.
본 발명에 따르면, 표면 근방에 표면측으로부터 제1, 제2 절연체층이 형성되고, 제1 절연체층은 깊이 분포가 균일하게 되고, 제1, 제2 절연체층 사이에 끼워진 반도체층은 소정 위치에 두께부가 형성되어 있는 것이며, 2층의 절연체층 사이에 끼워진 반도체층에 두께부를 형성하는 경우에, 표면측의 반도체층에 형성되는 전기 디바이스의 설계를 용이하게 할 수 있다.
도 1은 이중 SOI 기판의 구조예를 도시하는 단면도.
도 2는 이중 SOI 기판을 이용한 반도체 장치를 설명하기 위한 도면.
도 3은 본 발명을 적용할 수 있는 SOC 디바이스의 일례를 도시하는 도면.
도 4는 이중 SOI 기판의 구조를 도시하는 단면도.
도 5는 이중 SOI 기판을 이용한 반도체 장치를 설명하기 위한 단면도.
도 6A는 반도체 기판(반도체 장치)의 제조 공정을 도시하는 도면.
도 6B는 반도체 기판(반도체 장치)의 제조 공정을 도시하는 도면.
도 6C는 반도체 기판(반도체 장치)의 제조 공정을 도시하는 도면.
도 6D는 반도체 기판(반도체 장치)의 제조 공정을 도시하는 도면.
도 6E는 반도체 기판(반도체 장치)의 제조 공정을 도시하는 도면.
도 7A는 SIMOX법에 의한 이중 SOI 기판의 제조 공정을 도시하는 도면.
도 7B는 SIMOX법에 의한 이중 SOI 기판의 제조 공정을 도시하는 도면.
도 7C는 SIMOX법에 의한 이중 SOI 기판의 제조 공정을 도시하는 도면.
도 7D는 SIMOX법에 의한 이중 SOI 기판의 제조 공정을 도시하는 도면.
도 8A는 접합(연마)법에 의한 이중 SOI 기판의 제조 공정을 도시하는 도면.
도 8B는 접합(연마)법에 의한 이중 SOI 기판의 제조 공정을 도시하는 도면.
도 8C는 접합(연마)법에 의한 이중 SOI 기판의 제조 공정을 도시하는 도면.
도 8D는 접합(연마)법에 의한 이중 SOI 기판의 제조 공정을 도시하는 도면.
도 9A는 접합(스마트 컷트)법에 의한 이중 SOI 기판의 제조 공정을 도시하는 도면.
도 9B는 접합(스마트 컷트)법에 의한 이중 SOI 기판의 제조 공정을 도시하는 도면.
도 9C는 접합(스마트 개외)법에 의한 이중 SOI 기판의 제조 공정을 도시하는 도면.
도 9D는 접합(스마트 컷트)법에 의한 이중 SOI 기판의 제조 공정을 도시하는 도면.
도 9E는 접합(스마트 컷트)법에 의한 이중 SOI 기판의 제조 공정을 도시하는 도면.
도 10은 이중 SOI 기판의 다른 구조를 도시하는 단면도.
도 11은 이중 SOI 기판의 다른 구조를 도시하는 단면도.
<발명을 실시하기 위한 최량의 형태>
본 발명의 실시 형태에 대해서 설명한다. 도 3은 본 발명을 적용할 수 있는 SOC(System On Chip) 디바이스(100)를 도시하고 있다. 이 SOC 디바이스(100)는, 2개의 CPU(Central Processing Unit)(101A, 101B)와, DRAM(Dynamic Random Access Memory)(102)과, ROM(Read Only Memory)(103)과, 로직 IC(104)와, 아날로그 IC(105)와, 시리얼 I/F 유닛(106)과, 패러럴 I/F 유닛(107)과, 광 포트(108)를 구비한 시스템 LSI(Large Scale Integrated circuit)이다. 이 SOC 디바이스(100)의 광 포트(108)에는 외부와의 통신을 위해서 광 파이버(110)가 접속되어 있다.
이 SOC 디바이스(100)는, 이중 SOI 기판(10)에 형성되어 있다. 도 4는 이중 SOI 기판(10)의 구조를 도시하고 있다. 이 이중 SOI 기판(10)은, 실리콘 기판(11) 위에 절연막(실리콘 산화막)(12)을 개개하여 실리콘층(실리콘 단결정막)(13)이 형성되고, 또한 이 실리콘층(13) 위에 절연막(실리콘 산화막)(14)을 개재하여 실리콘층(실리콘 단결정막)(15)이 형성된 구조로 되어 있다.
즉, 이 이중 SOI 기판(10)은, 표면측으로부터 순서대로, 실리콘층(15), 절연막(14), 실리콘층(13), 절연막(12)을 갖고 있다. 여기서, 실리콘층(15)은 제1 반도체층을 구성하고, 절연막(14)은 제1 절연체층을 구성하고, 실리콘층(13)은 제2 반도체층을 구성하고, 절연막(12)은 제2 절연체층을 구성하고 있다.
이 이중 SOI 기판(10)에서는, 상층의 절연막(14)은 깊이 분포가 균일하게 되고, 한편 하층의 절연막(12)은 깊이 분포가 불균일하게 되어, 절연막(12, 14) 사이에 끼워지는 실리콘층(13)에, 소정의 경로를 따라서, 두께부가 형성된다. 여기서, 실리콘(Si)의 굴절률은 3.5이며, 이산화실리콘(SiO2)의 굴절률은 1.5이기 때문에, 실리콘층(13)의 두께부는 코어로 되고, 이 두께부에 대응한 절연막(12, 14)은 클래드로 되어, 소정의 경로를 따른 광 도파로(16)가 형성된다.
전술한 SOC 디바이스(100)에서는, 예를 들면 CPU(101A)와 CPU(10lB) 사이에서는 광 도파로를 사용한 광 통신이 행해진다. 전술한 바와 같이 이중 SOI 기판(10)에 형성되는 광 도파로(16)는, 전술한 광 통신에 사용된다.
전술한 SOC 디바이스(100)는, 도 5에 도시한 바와 같이, 이중 SOI 기판(10)의 표면측의 실리콘층(15)에, CPU, 메모리 등을 구성하는 전기 디바이스(17), 예를 들면 MOS 디바이스 등이 형성된 반도체 장치이다.
이 이중 SOI 기판(10)에서는, 절연막(12, 14)과 이들 사이에 끼워진 실리콘층(13)으로 광 도파로(16)가 형성되기 때문에, 이 광 도파로(16)의 바로 위의 실리콘층(15)에도 전기 디바이스(17)를 형성할 수 있다. 그 때문에，이 이중 SOI 기판(10)을 이용함으로써 SOC 디바이스의 소형화를 도모할 수 있다.
또한，이 이중 SOI 기판(10)에서는, 상층의 절연막(14)의 깊이 분포는 균일하기 때문에, 표면측의 실리콘층(15)의 두께는 균일하게 된다. 그 때문에，이 실리콘층(15)에 예를 들면 MOS 디바이스를 형성하는 경우에서, 실리콘층(13)의 두께부에 대응한 실리콘층(15)의 부분에 제작되는 MOS 디바이스의 특성과, 실리콘층(13)의 두께부에 대응하고 있지 않은 실리콘층(15)의 부분에 제작되는 MOS 디바이스의 특성을 용이하게 일치시킬 수 있어, 전기 디바이스 전체로서의 설계가 용이해진다.
다음으로, 도 6A∼도 6E를 참조하여, 전술한 이중 SOI 기판(10) 및 그것을 이용한 반도체 장치의 제조 공정을 설명한다.
우선, 도 6A에 도시한 바와 같이, 실리콘 기판(서브 스트레이트)(11)의 표면에 열산화에 의해 실리콘 산화막을 형성하고, 그 후에 패터닝을 행하여 광 도파로 패턴에 대응하여 실리콘 산화막을 제거하여, 마스크(18)를 형성한다.
다음으로, 도 6B에 도시한 바와 같이, 실리콘 기판(11)의 표면에 마스크(18)가 배치된 상태에서 산소 이온을 주입(화살표로 나타냄)하여, 실리콘 기판(11) 내에 산소 이온 주입층(11ox)을 형성한다. 이 경우, 마스크(18)가 배치된 부분에서는 이 마스크(18)에 의해 이온 속도가 감속되기 때문에 산소 이온은 얕게 주입되 고, 한편 마스크(18)가 배치되어 있지 않은 부분에서는 산소 이온이 깊게 주입된다.
다음으로, 도 6C에 도시한 바와 같이, 산소 이온이 주입되어 산소 이온 주입층이 형성된 실리콘 기판(11)에 고온 어닐링 처리를 실시하여, 주입된 산소 이온과 실리콘을 반응시켜, 실리콘 기판(11) 내에 절연막(실리콘 산화막)(12)을 형성한다. 이 절연막(12)은, 광 도파로 패턴에 대응하여 깊게 되어 있어, 깊이 분포가 불균일한 것으로 된다. 이 절연막(12)이 형성됨으로써, 당초의 실리콘 기판(11)은 깊이 방향으로 이분되고, 절연막(12) 위에 실리콘층(실리콘 단결정막)(13)이 형성된 상태로 된다. 또한, 마스크(18)는, 어닐링 처리 전 또는 후, 혹은 어느 정도 어닐링을 행한 후에 제거된다. 게다가, 어닐링 공정 중에서의 불필요한 산화를 방지하는 경우에는 표면 보호층을 어닐링 공정 전에 형성하는 경우도 있다.
다음으로, 도 6D에 도시한 바와 같이, 도 6C와 같이 형성된 기판에 대하여, 종래 주지의 SOI 기판 제작 기술에 의해, 실리콘층(13) 위에, 절연막(실리콘 산화막)(14) 및 실리콘층(실리콘 단결정막)(15)을 형성하여, 이중 SOI 기판(10)을 얻는다. 이 절연막(14)은 깊이 분포가 균일하게 되고, 따라서 실리콘층(15)의 깊이는 균일하게 된다. 이 경우, 실리콘층(13)에, 광 도파로 패턴에 대응하여 두께부가 형성되고, 이것이 광 도파로(16)로 된다.
다음으로, 도 6E에 도시한 바와 같이, 표면측의 실리콘층(15)에, CPU, 메모리 등을 구성하는 전기 디바이스(17), 예를 들면 MOS 디바이스 등을 형성하고, 이중 SOI 기판(10)을 이용한 반도체 장치, 예를 들면 SOC 디바이스(100)(도 3 참조) 를 형성한다.
전술한 도 6C에 도시한 기판으로부터 도 6D에 도시한 이중 SOI 기판(10)을 얻기 위한 제조 공정을 더 설명한다. 여기서는，(1) SIMOX(Silicon IMplanted OXide)법, (2) 접합(연마)법, (3) 접합(스마트 컷트)법 등에 의한 제조 공정을 설명한다.
(1) SIMOX법에 의한 이중 SOI 기판의 제조 공정을 설명한다(도 7A∼도 7D 참조).
우선, 도 7A에 도시한 바와 같이, 도 6C에 도시한 기판(SOI 기판)을 준비한다. 이 기판은, 실리콘 기판(11)에, 절연막(실리콘 산화막)(12)을 개재하여, 실리콘층(13)이 형성된 것이다. 이 실리콘층(13)의 두께는, 에피택셜 성장 공정 등에 의해 필요로 하는 두께로 한다.
다음으로, 도 7B에 도시한 바와 같이, 실리콘층(13)의 표면으로부터 산소 이온을 주입(화살표로 나타냄)하여, 이 실리콘층(13)에 산소 이온 주입층(13ox)을 형성한다. 이 경우, 산소 이온이 주입되는 깊이는 기판의 전체면에 걸쳐 동일하게 된다.
다음으로, 도 7C에 도시한 바와 같이, 고온 어닐링 처리를 실시하여, 주입된 산소 이온과 실리콘을 반응시켜, 실리콘층(13) 내에 실리콘 산화막으로 되는 절연막(14)을 형성한다. 이 절연막(14)은, 깊이 분포가 균일한 것으로 된다. 이 절연막(14)이 형성됨으로써, 당초의 실리콘층(13)은 깊이 방향으로 이분되고, 절연막(14) 위에 실리콘층(실리콘 단결정막)(15)이 형성된 상태로 된다.
이와 같이 절연막(14)이 형성됨으로써, 실리콘 기판(11) 위에, 절연막(12), 실리콘층(13), 절연막(14) 및 실리콘층(15)이 이 순서로 형성되고, 절연막(12, 14) 사이에 끼워진 실리콘층(13)의 두께부로 광 도파로(16)가 형성된 이중 SOI 기판(10)이 얻어진다.
다음으로, 도 7D에 도시한 바와 같이, 실리콘층(15)의 두께를 원하는 두께로 조정한다. 예를 들면, 에피택셜 성장 공정에 의해 두껍게 하거나, 혹은 열산화막의 형성 및 에칭의 공정에 의해 얇게 한다.
(2) 접합(연마)법에 의한 이중 SOI 기판의 제조 공정을 설명한다(도 8A∼도 8D 참조).
우선, 도 8A에 도시한 바와 같이, 도 6C에 도시한 기판(SOI 기판)을 준비한다. 이 기판은, 실리콘 기판(11)에, 절연막(실리콘 산화막)(12)을 개재하여, 실리콘층(13)이 형성된 것이다. 그리고, 실리콘층(13)의 표면에, 열산화에 의해 실리콘 산화막(19)을 형성한다. 실리콘층(13)의 두께는, 에피택셜 성장 공정 등에 의해 필요로 하는 두께로 한다.
또한, 도 8B에 도시한 바와 같이, 실리콘 기판(20)을 준비하고, 그 표면에 열산화에 의해 실리콘 산화막(21)을 형성한다.
다음으로, 도 8C에 도시한 바와 같이, 도 8A에서 준비한 SOI 기판에, 도 8B에서 준비한 실리콘 기판(20)을 접합한다. 이 경우, SOI 기판의 실리콘 산화막(19)에 실리콘 기판(20)의 실리콘 산화막(21)이 겹쳐져, 가열 가압에 의해 접합된다.
다음으로, 도 8D에 도시한 바와 같이, 표면측의 실리콘층(15)의 두께를, CMP(Chemical Mechanical Polishing)에 의한 연마 등으로 원하는 두께로 조정한다. 이에 의해, 실리콘 기판(11) 위에, 절연막(12), 실리콘층(13), 절연막(14) 및 실리콘층(15)이 이 순서로 형성되고, 절연막(12, 14) 사이에 끼워진 실리콘층(13)의 두께부로 광 도파로(16)가 형성된 이중 SOI 기판(10)이 얻어진다.
(3) 접합(스마트 컷트)에 의한 이중 SOI 기판의 제조 공정을 설명한다(도 9A∼도 9E 참조).
우선, 도 9A에 도시한 바와 같이, 도 6C에 도시한 기판(SOI 기판)을 준비한다. 이 기판은, 실리콘 기판(11)에, 절연막(실리콘 산화막)(12)을 개재하여, 실리콘층(13)이 형성된 것이다. 그리고, 실리콘층(13)의 표면에, 열산화에 의해 실리콘 산화막(22)을 형성한다. 실리콘층(13)의 두께는, 에피택셜 성장 공정 등에 의해 필요로 하는 두께로 한다.
또한, 도 9B에 도시한 바와 같이, 실리콘 기판(23)을 준비한다. 그리고，이 실리콘 기판(23)에 수소 이온을 주입(화살표로 나타냄)하여 수소 이온 주입층(23hy)을 형성하고, 기판 분리 위치를 규정한다.
다음으로, 도 9C에 도시한 바와 같이, 도 9A에서 준비한 SOI 기판에, 도 9B에서 준비한 실리콘 기판(23)을 접합한다. 이 경우, SOI 기판의 실리콘 산화막(22)에 실리콘 기판의 표면이 겹쳐져, 가열 가압에 의해 접합된다.
다음으로, 도 9D에 도시한 바와 같이, 이온 주입된 수소가 집중되는 것에 의한 기판의 분리 현상이 생기는 온도로 가열함으로써, 실리콘 기판(23)을 기판 분리 위치에서 컷트하여 분리한다. 그리고, 도 9E에 도시한 바와 같이, 실리콘 기판(23)의 분리 위치를 연마하여 마무리를 한다. 이에 의해, 실리콘 기판(11) 위에, 절연막(12), 실리콘층(13), 절연막(14) 및 실리콘층(15)이 이 순서로 형성되고, 절연막(12, 14) 사이에 끼워진 실리콘층(13)의 두께부로 광 도파로(16)가 형성된 이중 SOI 기판(10)이 얻어진다.
또한, 전술한 접합(연마)법에서의 실리콘 기판(20), 혹은 전술한 접합(스마트 컷트)법에서의 실리콘 기판(23) 대신에, 게르마늄, 왜곡 실리콘, 실리콘-게르마늄 등으로 이루어지는 기판을 사용하여, 이중 SOI 기판(10)과 마찬가지의 기판을 제조하고, 이중 SOI 기판(10) 대신에 이용할 수도 있다. 또한，SIMOX법에서의 실리콘층(13) 대신에 게르마늄, 왜곡 실리콘, 실리콘-게르마늄 등의 반도체층이 형성 된 것을 이용하여, 이 반도체층 내에 절연막(14)을 형성하고, 이중 SOI 기판(10)과 마찬가지의 기판을 제조하여, 이중 SOI 기판(10) 대신에 이용하는 것도 생각된다.
또한, 전술한 실시 형태에서, 이중 SOI 기판(10)은, 도 4에 도시한 바와 같이, 절연막(12) 및 절연막(14)이, 실리콘층(13)이 광 도파로(16)를 구성하는 두께부로 되어 있는 부분 이외에서도, 사이에 실리콘층(13)이 개재된 상태로 되어 이격되어 있다.
그러나, 도 10 혹은 도 11에 도시한 바와 같이, 실리콘층(13)이 광 도파로(16)를 구성하는 부분에만 존재하도록 하고, 따라서 그 밖의 부분에서는 절연막(12) 및 절연막(14)이 접촉한 상태로 되어 있는 이중 SOI 기판(10A, 10B)도 생각된다.
도 10에 도시한 이중 SOI 기판(10A)은, 예를 들면, 도 6C에 도시한 SOI 기판을 준비하고, 광 도파로(16)를 구성하는 부분에만 실리콘층(13)이 존재하도록, 이 실리콘층(13)을 연마하고, 그 후에 절연막(실리콘 산화막)(14)이 형성된 실리콘 기판(실리콘층)(15)을 접합함으로써, 제조된다.
도 11에 도시한 이중 SOI 기판(1OB)은, 예를 들면, 실리콘 기판(11) 위에, 절연막(12) 및 실리콘층(13)이 형성되고, 절연막(12)의 깊이 분포가 균일한 통상의 SOI 기판을 준비하고, 광 도파로(16) 부분의 실리콘층(13)만을 남기도록 에칭 처리하고, 그 후에 절연막(실리콘 산화막)(14)을 퇴적하여 표면을 평탄화하고, 또한 이 절연막(14) 위에 실리콘층(15)을 퇴적함으로써, 제조된다.
본 발명은, 2층의 절연체층 사이에 끼워진 반도체층에 두께부를 형성하여 예를 들면 광 도파로로서 이용하는 경우에, 표면측의 반도체층에 형성되는 전기 디바이스의 설계를 용이하게 할 수 있는 것으로, 기판 내에 광 도파로를 형성하여 소정의 기능부간에서 광 통신을 행하는 반도체 장치(SOC 디바이스)에 적용할 수 있다.

Claims (6)

  1. 표면측으로부터 순서대로 제1 반도체층, 제1 절연체층, 제2 반도체층 및 제2 절연체층을 갖고,
    상기 제1 절연체층은 깊이 분포가 균일하게 되고,
    상기 제2 반도체층에는 소정 위치에 두께부가 형성되어 있는
    것을 특징으로 하는 반도체 기판.
  2. 제1항에 있어서,
    상기 두께부는 광 도파로를 구성하고 있는 것을 특징으로 하는 반도체 기판.
  3. 표면측으로부터 순서대로 제1 반도체층, 제1 절연체층, 제2 반도체층 및 제2 절연체층을 갖는 반도체 기판을 갖고, 상기 반도체 기판의 상기 제1 반도체층에 전기 디바이스가 형성된 반도체 장치로서,
    상기 제1 절연체층은 깊이 분포가 균일하게 되고,
    상기 제2 반도체층은 소정 위치에 두께부가 형성되어 있는
    것을 특징으로 하는 반도체 장치.
  4. 반도체 기판 위에 소정 패턴의 마스크가 형성되어 있는 상태에서 그 반도체 기판에 산소 이온을 주입하고, 그 후에 상기 반도체 기판에 열처리를 실시하여, 깊 이 분포가 불균일한 제2 절연체층을 형성하는 제1 공정과,
    상기 제1 공정 후에, 상기 반도체 기판 상으로부터 상기 소정 패턴의 마스크가 제거된 상태에서 상기 반도체 기판에 산소 이온을 주입하고, 그 후에 상기 반도체 기판에 열처리를 실시하여, 상기 제2 절연체층의 상측에, 깊이 분포가 균일한 제1 절연체층을 형성하는 제2 공정
    을 구비하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  5. 제1 반도체 기판 위에 소정 패턴의 마스크가 형성되어 있는 상태에서 그 제1 반도체 기판에 산소 이온을 주입하고, 그 후에 상기 제1 반도체 기판에 가열 처리를 실시하여, 깊이 분포가 불균일한 제2 절연체층을 형성하는 제1 공정과,
    상기 제1 공정 후에, 상기 제1 반도체 기판의 표면에, 깊이 분포가 균일한 제1 절연체층을 갖는 제2 반도체 기판을 접합하는 제2 공정과,
    상기 제2 공정 후에, 상기 제1 반도체 기판의 표면에 상기 제2 반도체 기판이 접합되어 이루어지는 반도체 기판의 표면의 반도체층의 두께를 얇게 하는 제3 공정
    을 구비하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  6. 제5항에 있어서,
    상기 제3 공정은,
    이온 주입에 의해 미리 정해져 있던 위치에서 벽개하는 공정과,
    상기 벽개된 후의 표면을 연마하는 공정으로 이루어지는 것을 특징으로 하는 반도체 기판의 제조 방법.
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