JP4033657B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、SOI(Silicon On Insulator)基板と、その基板を利用した半導体装置に関するものである。
【0002】
【従来の技術】
従来、半導体集積回路に代表される半導体装置として数々の構造のものが提案されている。絶縁層の上に単結晶シリコン層を形成してSOI基板を構成し、この単結晶シリコン層に各種のデバイスを形成することにより、寄生容量を低減でき、しかもデバイス間の分離を確実に行なうことができる。そのため、単結晶シリコン基板に半導体装置を作り込むよりも、デバイス特性およびデバイス間の分離の点から有利である。このような観点から、近年、単結晶シリコン基板の代わりにSOI基板の上に半導体集積回路を形成する方法が用いられている。
【0003】
また、SOI基板の最表面の単結晶シリコン層に微細加工を施すことによって、低消費電力の微細デバイス、またはデバイス間を分離したMOS(metal oxide semiconductor)デバイスへの応用が行なわれている。また、単電子トランジスタなどの量子効果デバイスへの応用も検討されている。
【0004】
SOI基板の製造方法として、従来SIMOX法(separation by implantation of oxygen)による製造方法が提案され、かつ実現されている。図26〜図28は、従来の方法に従ったSOI基板の製造方法を説明するための断面図である。図26を参照して、まず、単結晶シリコンからなる半導体基板200を準備する。この半導体基板200を高真空状態に保った容器内に保持する。
【0005】
図27を参照して、半導体基板200に対して、矢印203で示す方向から酸素イオンを打込む。これにより、半導体基板200内に酸素イオン打込み層204を形成する。
【0006】
図28を参照して、所定の熱処理を半導体基板200に施すことにより、シリコン酸化物層202を形成する。このような製造方法によって、絶縁層としてのシリコン酸化物層202と、その上の単結晶シリコン層とからなるSOI基板を製造することができる。
【0007】
【発明が解決しようとする課題】
上述のような従来のSOI基板では、以下のような問題があった。すなわち、SOI基板上に、たとえば電界効果トランジスタを形成する場合には、ソース領域およびドレイン領域の抵抗を下げるために、一般的に、エレベイティドソース・ドレイン構造を採用する。この構造では、単結晶シリコン層上に、さらに単結晶シリコン層をエピタキシャル成長させるため、SOI基板の表面が平坦でなくなるという問題があった。
【0008】
また、表面を平坦にするためには、エレベイティドソース・ドレイン領域を覆うような層間絶縁膜を形成し、さらにその層間絶縁膜を化学的機械的研磨法で平坦化するなど、製造工程が複雑化するという問題があった。
【0009】
そこで、この発明は上述のような問題点を解決するためになされたものであり、高い平坦性を有する半導体基板および半導体装置を提供することを目的とするものである。
【0010】
またこの発明は、簡単な工程で製造でき、かつ半導体素子に応じた単結晶シリコン層を有する半導体基板および半導体装置を提供することを目的とするものである。
【0011】
【課題を解決するための手段】
この発明は、半導体基板と、半導体基板の上に形成された半導体素子とを備え、半導体基板は、主表面を有する単結晶シリコン層と、単結晶シリコン層内に形成されたシリコン酸化物層とを含み、シリコン酸化物層は、主表面からの距離が相対的に大きい第1の頂面と、主表面からの距離が相対的に小さい第2の頂面とを含み、半導体素子は、主表面と第1の頂面との間に形成された量子細線または量子ドットである半導体装置の製造方法であって、単結晶シリコン層を含む半導体基板の主表面にマスク層を形成する工程と、マスク層をマスクとして単結晶シリコン層に酸素イオンを注入した後、熱処理して単結晶シリコン層内にシリコン酸化物層を形成する工程とを備える。
好ましくは、マスク層を形成する工程は、シリコン酸化膜およびシリコン窒化膜の少なくとも1種を含むマスク層を形成する工程を含む。
好ましくはマスク層を形成する工程は、主表面の法線とマスク層の側面とが所定の角度をなすようにマスク層を形成する工程を含む。
好ましくはシリコン酸化物層を形成した後、半導体基板の主表面を構成する単結晶シリコン層の部分を除去する工程をさらに備える。
好ましくは、単結晶シリコン層の部分を除去する工程は、半導体基板の主表面を構成する単結晶シリコン層の部分を酸化した後、酸化された部分をエッチングで除去する工程を含む。
好ましくは、単結晶シリコン層の部分を除去する工程は、半導体基板の主表面を構成する単結晶シリコン層の部分を化学的機械的研磨法で除去する工程を含む。
【0026】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【0027】
(実施の形態1)
図1は、この発明の実施の形態1に従った半導体基板の断面図である。図1を参照して、この発明の実施の形態1に従った半導体基板100は、主表面100aを有する単結晶シリコン層101および103と、単結晶シリコン層101および103内に形成されたシリコン酸化物層102とを備える。シリコン酸化物層102は、主表面100aから距離が相対的に大きい第1の頂面102aと、主表面100aからの距離が相対的に小さい第2の頂面102cとを含む。
【0028】
半導体基板100の大部分は単結晶シリコン層101が構成している。単結晶シリコン層101上には、酸素イオンの打込みと熱処理により形成されたシリコン酸化物層102が形成されている。シリコン酸化物層102は、主として二酸化シリコンにより構成される。シリコン酸化物層102は、最も低い部分に位置する第1部分102dと、最も高い部分に位置する第2部分102fと、第1部分102dと第2部分102fとをつなぐ第3部分102eとを有する。第1部分102d、第2部分102fおよび第3部分102eに、それぞれ第1の頂面102a、第2の頂面102cおよび第3の頂面102bが形成されている。
【0029】
単結晶シリコン層103がシリコン酸化物層102上に形成されている。単結晶シリコン層103は、単結晶シリコン層101と同一組成であり、主表面100aを有する。
【0030】
主表面100aから第2部分102fの最も深い部分までの距離zaは350nmである。第1部分102dの上端から下端までの深さtaは90nmである。
【0031】
次に、図1で示す半導体基板の製造方法について説明する。図2および図3は、図1で示す半導体基板の製造方法を説明するための断面図である。図1を参照して、まず主表面100a上に、膜厚がたとえば50nmとなるようにレジストを塗布する。次に、紫外線露光機により、パターン形状を露光し、引続いて現像することによりレジストパターンを形成する。主表面100a上に、方向性スパッタリングを用いて、厚みが2〜100nmとなるようにシリコン酸化膜を堆積する。レジストパターンのスペース部では、主表面100a上にシリコン酸化膜が形成される。その他の部分では、レジストパターン上にシリコン酸化膜が形成される。レジストパターンを除去することにより、レジストパターン上に堆積したシリコン酸化膜を除去する。これにより、図2で示す形状のマスク層111が形成される。マスク層111はシリコン酸化膜により形成される。マスク層111は側面111sを有する。側面111sは、主表面100aの法線とほぼ平行に延びるように形成される。
【0032】
図3を参照して、マスク層111をマスクとして、注入エネルギ180keVで注入量0.4×1018/cm2で酸素イオンを主表面100aに打込む。すると、マスク層111が存在しない領域では、酸素イオンが深く注入される。また、マスク層111が存在する領域では、酸素イオンが浅く注入される。これにより、図3で示す酸素イオン打込み層105が形成される。なお、酸素イオンの打込みにより、表面部分に単結晶シリコン層103が形成される。
【0033】
半導体基板100を、わずかに酸素を含んだ不活性ガス雰囲気中に保つ。温度を1350℃とし、4時間の熱処理を施すことにより、酸素イオン打込み層105が、図1で示す二酸化シリコンを主成分とするシリコン酸化物層102に変化する。その後、エッチングによりマスク層111を取除くことにより図1で示す半導体基板100が完成する。
【0034】
すなわち、この方法は、単結晶シリコン層101を含む半導体基板100の主表面100aにマスク層111を形成する工程と、マスク層111をマスクとして単結晶シリコン層101に酸素イオンを注入した後、熱処理して単結晶シリコン層101および103内にシリコン酸化物層102を形成する工程とを備える。
【0035】
このように構成された、この発明の実施の形態1に従った半導体基板100では、シリコン酸化物層102は、主表面100aからの距離が相対的に大きい第1の頂面102aと、主表面100aからの距離が相対的に小さい第2の頂面102cとを含むため、主表面100aからの距離が相対的に大きい第1の頂面102a側に不純物領域などを形成できる。その結果、半導体基板100を平坦化することができる。
【0036】
なお、酸素イオンの量を変えることによって、シリコン酸化物層102を構成する第1部分102dおよび第2部分102fの深さzaおよびzbと、膜厚taおよびtbの両方を変えることができる。さらに、マスク層111の厚さを変えることで、第2部分102fの深さzbと膜厚tbを変えることができる。マスク層111は、酸素イオンを減速することが目的であるため、シリコン酸化膜だけでなく、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜との積層膜またはその他の物質による膜で構成してもよい。
【0037】
(実施の形態2)
図4は、この発明の実施の形態2に従った半導体基板の断面図である。図2を参照して、この発明の実施の形態2に従った半導体基板100では、実施の形態1で形成した半導体基板100の主表面100aを構成する単結晶シリコンを、ドライまたはウェット環境下で犠牲酸化する。ウェットまたはドライエッチングにより犠牲酸化膜を取除く。必要とあれば、この犠牲酸化とエッチングの組合せを複数回繰返すことによって、図4に示すように、主表面100bと第2の頂面102cとが、ほぼ同一平面となる。この場合、最表面が単結晶シリコン層103とシリコン酸化物層102とにより構成される。
【0038】
また、図4で示す犠牲酸化とエッチングの組合せではなく、化学的機械的研磨法(CMP)などの方法によって、最表面の単結晶シリコン層103を薄膜化することも可能である。すなわち、半導体基板の製造方法は、シリコン酸化物層102を形成した後、半導体基板100の主表面100aを構成する単結晶シリコン層103の部分を除去する工程をさらに備える。単結晶シリコン層103の部分を除去する工程は、半導体基板100の主表面100aを構成する単結晶シリコン層103の部分を酸化した後、酸化された部分をエッチングで除去する工程を含む。また、単結晶シリコン層103の部分を除去する工程は、半導体基板100の主表面100aの単結晶シリコン層103の部分を化学的機械的研磨法で除去する工程を含む。
【0039】
このように構成された実施の形態2に従った半導体基板100では、実施の形態1に従った半導体基板100と同様の効果がある。
【0040】
(実施の形態3)
図5は、この発明の実施の形態3に従った半導体基板の断面図である。図5を参照して、この発明の実施の形態3に従った半導体基板100では、シリコン酸化物層102の第3部分102eが主表面100aに対して傾斜している点で、実施の形態1に従った半導体基板と異なる。この傾斜した第3部分102eの厚みt1は、実施の形態1の第3部分102eの厚みよりも大きい。
【0041】
次に、図5で示す半導体基板の製造方法について説明する。図6および図7は、図5で示す半導体基板の製造方法を説明するための断面図である。図6を参照して、まず主表面100aに、マスク層111を形成する。このマスク層111の側面111sは、主表面100aの法線に対して鋭角θ1をなす。
【0042】
図7を参照して、マスク層111をマスクとして矢印112で示す方向から主表面100aに酸素イオンを注入する。その後、実施の形態1と同様に熱処理を施すことにより、シリコン酸化物層102を形成する。シリコン酸化物層102では、第3部分102eが実施の形態1に比べて傾斜している。また、第3の頂面102bも、主表面100aに対して傾斜している。マスク層111を取り除いて、図5で示す半導体基板が完成する。
【0043】
このように構成された、この発明の実施の形態3に従った半導体基板100では、実施の形態1で示した半導体基板と同様の効果がある。
【0044】
(実施の形態4)
図8は、この発明の実施の形態4に従った半導体基板の断面図である。図8を参照して、この発明の実施の形態4に従った半導体基板100では、シリコン酸化物層102の第3部分102eが、実施の形態3に従った第3部分102eに比べて主表面100aとのなす角度が大きくなるように傾いている点で、実施の形態3に従ったシリコン酸化物層102と異なる。また、第3部分102eの厚みt2は、実施の形態3の第3部分102eの厚みt1よりも大きい。
【0045】
次に、図8で示す半導体基板100の製造方法について説明する。図9および図10は、図8で示す半導体基板の製造方法を説明するための断面図である。図9を参照して、まず、主表面100a上にマスク層111を形成する。マスク層111の側面111sは、主表面100aの法線に対して鋭角θ2をなす。この場合、θ2>θ1である。図10を参照して、マスク層111をマスクとして主表面100aに矢印112で示す方向から酸素イオンを注入する。その後、実施の形態1と同様に熱処理を施すことにより、シリコン酸化物層102を形成する。マスク層111を取り除いて、図8で示す半導体基板が完成する。
【0046】
このように構成された、この発明の実施の形態4に従った半導体基板100では、実施の形態1で示した半導体基板と同様の効果がある。
【0047】
なお、側面111sでは、マスク層111の厚さは場所によって異なる。したがって、酸素イオンを注入した場合の酸素の深さ方向の分布は、マスク層111のパターンの厚さに応じて分布する。シリコン酸化物層102の厚みは、側面111sの傾斜によって制御可能となる。同じ膜厚のマスクパターンでも、θ1<θ2であれば、第3部分102eの厚みはt1<t2となる。極端な例として、θが0°となる場合には、マスク層111で覆われた領域とマスク層111で覆われていない領域での酸素イオンの注入深さ方向のプロファイルは、マスク層111の側面111sで急激に変化する。したがって、酸素イオン注入後に酸化処理を行なうと、この部分の第3部分102eの厚さは一番薄くなる。
【0048】
(実施の形態5)
図11は、この発明の実施の形態5に従った半導体装置の断面図である。図11を参照して、この発明の実施の形態5に従った半導体装置は、半導体基板100と、半導体基板100の上に形成された半導体素子としての電界効果トランジスタ140とを備える。半導体基板100は、主表面を有する単結晶シリコン層101および103と、単結晶シリコン層101および103内に形成されたシリコン酸化物層102とを含む。シリコン酸化物層102は、主表面100aから距離が相対的に大きい第1の頂面102aと、主表面100aからの距離が相対的に小さい第2の頂面102cとを含む。電界効果トランジスタ140は、主表面100aと第1の頂面102aとの間に形成されたソース領域131とドレイン領域132とを含む。
【0049】
半導体基板100は、実施の形態1に従った半導体基板100と同様に構成されている。シリコン酸化物層102は、実施の形態1と同様の第1部分102d、第2部分102fおよび第3部分102eならびに第1の頂面102a、第2の頂面102cおよび第3の頂面102bとを有する。
【0050】
半導体基板100には、電界効果トランジスタ140が形成されている。この電界効果トランジスタ140のしきい値電圧は0.2〜0.6Vである。電界効果トランジスタ140は、主表面100a上にゲート酸化膜127を介在させて形成されたゲート電極128と、ゲート電極128の両側の単結晶シリコン層103に形成されたソース領域131およびドレイン領域132とを有する。主表面100aには、ポリシリコン層123が形成されており、ポリシリコン層123の上およびゲート電極128の上には、シリサイド領域129が形成されている。なお、za=350nm、zb=100nm程度である。
【0051】
ソース領域131およびドレイン領域132には、ヒ素が注入されており、その濃度は1×1020〜1×1021cm-3程度である。単結晶シリコン層103の主表面100aには、フィールド酸化膜122が形成されている。
【0052】
次に、図11で示す半導体装置の製造方法について説明する。図12〜図14は、図11で示す半導体装置の製造方法を説明するための断面図である。図12を参照して、最表面の単結晶シリコン層103の不純物濃度を制御し、これによりトランジスタのしきい値電圧を制御するために、単結晶シリコン層103全面にイオンを注入し、活性化アニールを行なう。たとえば、質量数が49のボロンを含むBF2のイオンを注入エネルギ15keV程度で注入する。この際の注入量は、たとえばしきい値電圧を0.2〜0.6Vとするために、0.5×1012〜3.0×1012cm-2とする。
【0053】
実施の形態1と同様の工程に従い、単結晶シリコン層101にマスク層111を介して酸素イオンを打込み、その後熱処理することによりシリコン酸化物層102を形成する。単結晶シリコン層103の表面を部分的に酸化することによりフィールド酸化膜122を形成する。さらに、その上にポリシリコン層123を形成する。
【0054】
図13を参照して、ポリシリコン層123上にシリコン酸化膜125を形成する。その後、レジストを塗布し、レジストを所定のフォトリソグラフィ工程によってパターニングする。これにより、第2部分102f上のポリシリコン層123およびシリコン酸化膜125を露出させるようにレジストパターンを形成する。レジストパターンをマスクとしてポリシリコン層123およびシリコン酸化膜125をエッチングすることにより主表面100aを露出させる。また、ポリシリコン層123には、開口123hが形成される。
【0055】
図14を参照して、まずゲート酸化膜127を形成する。次にゲート酸化膜127上に、厚みが100nm〜200nm程度のゲート電極128を形成する。半導体基板100と逆導電型の高濃度の不純物イオンを、ゲート電極をマスクとしてイオン注入法により導入する。たとえば、ヒ素イオンを、注入エネルギ40keVで注入量5×1015cm-2でヒ素イオンを注入する。これにより、単結晶シリコン層103に不純物濃度が1×1020〜1×1021cm-3程度のソース領域131およびドレイン領域132を形成する。
【0056】
図11を参照して、たとえば、チタン金属を、ゲート電極128と同じ厚さにスパッタリングにより堆積し、急速加熱処理(RTA)により、自己整合的にソース領域131、ドレイン領域132、ゲート電極128の表面をシリサイド化し、シリサイド領域129を形成する。未反応のチタンを選択的に除去する。
【0057】
なお、未反応のチタンを除去する方法は、たとえばM.Shimizu et al., Symposium on VLSI Technology Digest of Technical Papers, p11(1988)に記載されている。
【0058】
その後、化学気相堆積法により保護膜を全面に堆積し、ソース領域131、ドレイン領域132、ゲート電極128の各電極用のコンタクトホールを形成し、各電極への金属配線工程を行なうことにより、金属配線を形成する。これにより、ソース領域131およびドレイン領域132がチャネル領域に比べて厚い、電界効果トランジスタとして140としてのnチャネル型のSOIMOSFET(silicon on insulator metal oxide semiconductor field-effect transistor)を形成することができる。注入するイオンを変えることにより、同様の方法でpチャネル型SOIMOSFETを形成することもできる。
【0059】
このように構成された半導体装置では、シリコン酸化物層102は、主表面100aからの距離が相対的に大きい第1の頂面102aと、主表面100aからの距離が相対的に小さい第2の頂面102cとを含む。この第1の頂面102a側にソースおよびドレイン領域131および132を形成する。その結果、半導体装置の平坦性を高めることができる。
【0060】
なお、最表面の単結晶シリコン層を薄膜化すると、部分空乏型から完全空乏型および完全反転型になり、デバイス特性が向上することが知られている。しかし、薄膜化によってデバイス特性が改善されても、最表面の単結晶シリコン層103が薄くなると、ソース領域およびドレイン領域での抵抗が増大するため、相互コンダクタンスgmなどの電流駆動力が低下する。そのために、エレベイティドソースおよびドレイン構造を採用することによって、ソース領域とドレイン領域の体積を増大させて抵抗を下げるなどの工夫が行なわれている。
【0061】
しかしながら、この場合、平坦ではなくなるので、その後のプロセスが複雑となる。これに対して、この発明に従ったSOIMOSFETでは、ソース領域131およびドレイン領域132の厚みが、チャネル領域に比べて厚くなるため、平坦な構造のまま、エレベイティドソースおよびドレイン領域構造と同様にソース抵抗を下げることが可能となる。その結果、トランジスタを形成した後の保護膜や金属配線の形成プロセスを使用することができる。
【0062】
(実施の形態6)
図15は、この発明の実施の形態6に従った半導体装置の断面図である。図15を参照して、この発明の実施の形態6に従った半導体装置では、シリコン酸化物層102の第2部分102fの第2の頂面102cが主表面100bとほぼ同一平面である点で、実施の形態5に従った半導体装置と異なる。単結晶シリコン層103内にソース領域131およびドレイン領域132が形成されている。ソース領域131およびドレイン領域132と、これらに囲まれるチャネル領域の深さとはほぼ等しい。
【0063】
次に、図15で示す半導体装置の製造方法について説明する。図16〜図18は、図15で示す半導体装置の製造方法を説明するための断面図である。図16を参照して、まず実施の形態2と同様の方法により、半導体基板100の主表面をエッチングする。これにより、主表面100bを形成する。主表面100bは、第2の頂面102cとほぼ同一平面である。その後は、実施の形態5と同様に半導体装置を製造する。ただし、フィールド酸化膜122を形成する工程は省略される。
【0064】
このように構成された、この発明の実施の形態6に従った半導体装置は、実施の形態5に従った半導体装置と同様の効果がある。
【0065】
なお、SOIMOSFETにおけるデバイス間分離の方法として、厚い酸化膜によって分離する方法と、RIE(reactive ion etching)によってトレンチを形成する方法とがある。しかしながら、この実施の形態6に従ったようなSOI基板を用いれば、単結晶シリコン層103にMOSFETを形成すれば、シリコン酸化物層102によって素子分離が可能となる。そのため、厚いシリコン酸化膜を形成するプロセスおよびRIEによってトレンチを形成するプロセスを省略することが可能である。
【0066】
(実施の形態7)
図19は、この発明の実施の形態7に従った半導体装置の平面図である。図19を参照して、この発明の実施の形態7に従った半導体装置は、半導体素子としての量子細線170を備える。量子細線170の幅は、量子閉じ込め効果が起こる幅とされている。量子細線170は、単結晶シリコン層103により構成されている。
【0067】
図20は、図19のXX−XX線に沿って見た断面図である。図20を参照して、半導体基板100は、単結晶シリコン層101および103と、シリコン酸化物層102とを備える。単結晶シリコン層103がシリコン酸化物層102で取囲まれており、シリコン酸化物層102上にシリコン酸化膜172が形成されている。シリコン酸化物層102は、第1部分102d、第2部分102fおよび第3部分102eを有し、それぞれの部分が第1の頂面102a、第2の頂面102cおよび第3の頂面102bを有する。
【0068】
半導体装置は、半導体基板100と、半導体基板100の上に形成された半導体素子としての量子細線170とを備える。半導体基板100は、主表面100aを有する単結晶シリコン層101および103と、単結晶シリコン層101および103内に形成されたシリコン酸化物層102とを含む。シリコン酸化物層102は、主表面100aからの距離が相対的に大きい第1の頂面102aと、主表面100aからの距離が相対的に小さい第2の頂面102cとを含む。
【0069】
このような量子細線170の製造方法について説明する。まず、実施の形態1で示すマスク層111のパターンを、量子閉じ込め効果が起こるサイズのラインアンドスペースとする。その後、単結晶シリコン層103を酸化して、シリコン酸化膜172を形成する。このとき、シリコン酸化膜172と第2の頂面102cとが接触するまで酸化を行なう。なお、酸化の雰囲気は、ドライまたはウェットのいずれでもよい。これにより、図20で示す量子細線170が形成される。
【0070】
このような工程に従えば、簡単な工程で平坦な部分に量子細線170を形成することができる。
【0071】
(実施の形態8)
図21は、この発明の実施の形態8に従った半導体装置の平面図である。図21を参照して、量子ドット180が形成されている。量子ドット180は、箱状であり、長方形状に形成されている。量子ドット180は、単結晶シリコン層103により構成される。
【0072】
図22は、図21中のXXII−XXII線に沿って見た断面図である。図22を参照して、半導体装置は、半導体基板100と、半導体基板100の上に形成された半導体素子としての量子ドット180とを備える。半導体基板100は、主表面100bを有する単結晶シリコン層101および103と、単結晶シリコン層101および103内に形成されたシリコン酸化物層102とを含む。シリコン酸化物層102は、主表面100bからの距離が相対的に大きい第1の頂面102aと、主表面100bからの距離が相対的に小さい第2の頂面102cとを含む。量子ドット180は、シリコン酸化膜182に覆われている。
【0073】
次に、量子ドット180の製造方法について説明する。実施の形態2と同様の方法により、半導体基板100を形成する。このとき、マスク層111のパターンを、量子閉じ込め効果が起こるサイズとする。その後、ドライまたはウエット環境下で、最表面の単結晶シリコン層103を酸化することにより、図21および22で示す量子ドット180が完成する。
【0074】
このように構成された量子ドット180では、実施の形態7に従った量子細線170と同様の効果がある。
【0075】
以上、この発明の実施の形態について説明したが、ここで示した実施の形態はさまざまに変形することが可能である。まず、上述の実施の形態におけるパターニングの方法は紫外線露光方法に限定されるものではなく、電子線、エキシマレーザ、X線レーザ、シンクロトロン放射光などによるリソグラフィでも、同様であり、これらにより、SOI基板、SOIMOSFET、量子細線および量子ドットを形成することができる。
【0076】
なお、実施の形態7に従った方法で量子ドットを形成することが可能であり、実施の形態8に従った方法で量子細線を形成することが可能である。
【0077】
また、マスク層111が形成された半導体基板100への酸素イオンの注入が本発明では重要である。マスク層111の材質および膜厚は、酸素イオンの深さ方向のプロファイルから決定される。S.M.Sze著VLSI Technology 2nd ed. McGrawHill出版(1988)によれば、イオンの注入の深さ方向のプロファイルは、イオンの投影飛程Rpと、投影分散dRpと、3次のモーメントm3からLSS(Lindhard、Scharff、Schiott)理論に基づいて概算することが可能である。
【0078】
J.F.Gibbons、W.S.Johnson、S.W.Mylroie著Projected Range Statistics: Semiconductors and Related Materials, 2nd ed. Dowden, Hutchinson & Ross出版社(1975)には、Rp、dRpおよびm3についてまとめられている。これらに基づいて、たとえばシリコン酸化膜のマスク層111を有する単結晶シリコンからなる半導体基板に注入エネルギ180keVの注入エネルギで酸素イオンを注入した場合の半導体基板内での酸素イオンの深さ方向の分布を本発明者は計算した。
【0079】
図23は、マスク層111がない場合の酸素イオンの深さ方向のプロファイルを示すグラフであり、図24は、マスク層111の厚みが0.05μmの場合の酸素イオンの深さ方向のプロファイルを示すグラフであり、図25は、マスク層111の厚みが0.2μmの場合の酸素イオンの深さ方向のプロファイルを示すグラフである。図23から25を参照して、マスク層111が厚くなるに従い、酸素イオンの深さ方向のプロファイルが半導体基板の表面に寄っていくのがわかる。マスク層111の材料と酸素イオンのエネルギによってRp、dRpおよびm3は変化するため、シリコン酸化物層102の深さおよび厚みを制御することが可能である。
【0080】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0081】
【発明の効果】
この発明に従えば、基板形成時に最表面の単結晶シリコン層に微細加工が施せるため、サブミクロンSOIMOSFETまたはデバイス間分離への応用が可能となる。さらに、良質なシリコン酸化膜に覆われた量子箱、量子細線、単一電子トランジスタをはじめとする量子効果デバイスを容易に作製することができる。このように、高速低消費電力のデバイスを提供することが可能となる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1に従った半導体基板の断面図である。
【図2】 図1で示す半導体基板の製造方法の第1工程を示す断面図である。
【図3】 図1で示す半導体基板の製造方法の第2工程を示す断面図である。
【図4】 この発明の実施の形態2に従った半導体基板の断面図である。
【図5】 この発明の実施の形態3に従った半導体基板の断面図である。
【図6】 図5で示す半導体基板の製造方法の第1工程を示す断面図である。
【図7】 図5で示す半導体基板の製造方法の第2工程を示す断面図である。
【図8】 この発明の実施の形態4に従った半導体基板の断面図である。
【図9】 図8で示す半導体基板の製造方法の第1工程を示す断面図である。
【図10】 図8で示す半導体基板の製造方法の第2工程を示す断面図である。
【図11】 この発明の実施の形態5に従った半導体装置の断面図である。
【図12】 図11で示す半導体基板の製造方法の第1工程を示す断面図である。
【図13】 図11で示す半導体基板の製造方法の第2工程を示す断面図である。
【図14】 図11で示す半導体基板の製造方法の第3工程を示す断面図である。
【図15】 この発明の実施の形態6に従った半導体装置の断面図である。
【図16】 図15で示す半導体基板の製造方法の第1工程を示す断面図である。
【図17】 図15で示す半導体基板の製造方法の第2工程を示す断面図である。
【図18】 図15で示す半導体基板の製造方法の第3工程を示す断面図である。
【図19】 この発明の実施の形態7に従った半導体装置の平面図である。
【図20】 図19中のXX−XX線に沿って見た断面図である。
【図21】 この発明の実施の形態8に従った半導体装置の平面図である。
【図22】 図21中のXXII−XXII線に沿って見た断面図である。
【図23】 マスク層111がない場合の酸素イオンの深さ方向のプロファイルを示すグラフである。
【図24】 マスク層111の厚みが0.05μmの場合の酸素イオンの深さ方向のプロファイルを示すグラフである。
【図25】 マスク層111の厚みが0.2μmの場合の酸素イオンの深さ方向のプロファイルを示すグラフである。
【図26】 従来の方法に従ったSOI基板の製造方法の第1工程を示す断面図である。
【図27】 従来の方法に従ったSOI基板の製造方法の第2工程を示す断面図である。
【図28】 従来の方法に従ったSOI基板の製造方法の第3工程を示す断面図である。
【符号の説明】
100 半導体基板、100a 主表面、101,103 単結晶シリコン層、102 シリコン酸化物層、102a 第1の頂面、102c 第2の頂面、131 ソース領域、132 ドレイン領域、140 電界効果トランジスタ。
Claims (6)
- 半導体基板と、
前記半導体基板の上に形成された半導体素子とを備え、
前記半導体基板は、主表面を有する単結晶シリコン層と、
前記単結晶シリコン層内に形成されたシリコン酸化物層とを含み、
前記シリコン酸化物層は、前記主表面からの距離が相対的に大きい第1の頂面と、前記主表面からの距離が相対的に小さい第2の頂面とを含み、
前記半導体素子は、前記主表面と前記第1の頂面との間に形成された量子細線または量子ドットである、半導体装置の製造方法であって、
前記単結晶シリコン層を含む前記半導体基板の主表面にマスク層を形成する工程と、
前記マスク層をマスクとして前記単結晶シリコン層に酸素イオンを注入した後、熱処理して前記単結晶シリコン層内にシリコン酸化物層を形成する工程とを備えた、半導体装置の製造方法。 - 前記マスク層を形成する工程は、シリコン酸化膜およびシリコン窒化膜の少なくとも1種を含むマスク層を形成する工程を含む、請求項1に記載の半導体装置の製造方法。
- 前記マスク層を形成する工程は、前記主表面の法線と前記マスク層の側面とが所定の角度をなすように前記マスク層を形成する工程を含む、請求項1または2に記載の半導体装置の製造方法。
- 前記シリコン酸化物層を形成した後、前記半導体基板の主表面を構成する前記単結晶シリコン層の部分を除去する工程をさらに備えた、請求項1から3のいずれか1項に記載の半導体装置の製造方法。
- 前記単結晶シリコン層の部分を除去する工程は、前記半導体基板の主表面を構成する前記単結晶シリコン層の部分を酸化した後、酸化された部分をエッチングで除去する工程を含む、請求項4に記載の半導体装置の製造方法。
- 前記単結晶シリコン層の部分を除去する工程は、前記半導体基板の主表面を構成する前記単結晶シリコン層の部分を化学的機械的研磨法で除去する工程を含む、請求項4に記載の半導体装置の製造方法。
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