JP4315020B2 - 半導体集積回路装置およびその製造方法 - Google Patents

Description

本発明は、光通信システムなどに好適な半導体集積回路装置およびその製造方法に関する。

半導体集積回路装置では、外部から送られて来た光信号に対して、集積回路での処理をおこなうために光信号を電気信号に変換する必要がある。そのため、従来では、例えば図２８に示したように、半導体集積回路１１０を電気的接続部１３０を介して外部基板１２０の配線１２１に接続すると共に、外部基板１２０にフォトダイオードあるいはレーザなどの光・電気変換素子１４０および光導波路１５０を設けて光信号と電気信号とを変換させるようにしていた（例えば、特許文献１参照。）。このような従来の半導体集積回路装置では、例えば、外部から光導波路１５０を介して送られてきた光信号ｈ１は、フォトダイオードなどの光・電気変換素子１４０により電気信号Ｓ１に変換し、半導体集積回路１１０に送信していた。また、例えば、半導体集積回路１１０で信号処理した電気信号Ｓ２は、レーザなどの光・電気変換素子１４０により光信号ｈ２として外部に送信していた。

更に、装置の小型化を目的として、集積回路上にＧａＡｓ系の化合物半導体よりなる面発光レーザを、バンプ接続などを介して実装し、集積回路と受発光素子とを一つのモジュールとして装置にする試みが行われている（例えば、非特許文献１参照。）。
特開平１０−２１４９９５号公報 特開平７−６４１４０号公報 特開２００１−１３５８９３号公報 特開平１１−４６０１４号公報 特開平９−２９３８９３号公報 特開平１１−２７４３１５号公報 ２００１年国際固体素子・材料カンファレンスの拡張アブストラクト（Extended Abstracts of International Conference on Solid State Devices and Materials ；ＳＳＤＭ２００１），ｐ．５９４−５９５ コキ・ウエノ（Koki Ueno ）、外１名，ポーラスシリコンダイオードの発光不揮発メモリ効果（Light-emissive nonvolatile memory effects in porous silicon diodes），「アプライド・フィジクス・レターズ（Applied Physics Letters ）」，（米国），American Institute of Physics ，１９９９年１月，第７４巻，第１号，ｐ．９３−９５ Ｅ．ノイフェルト（E. Neufeld）、外６名，エルビウムおよび酸素を添加した電子ビーム成長ＳｉＧｅからの発光（Luminescence from erbium- and oxygen-doped SiGe grown by molecular beam epitaxy ），「シン・ソリッド・フィルムズ（Thin Solid Films）」，（オランダ），エルゼビア（Elsevier）社，１９９８年５月，第３２１巻，ｐ．２１９−２２２ 多孔質シリコンの陽極化成，「表面技術」，第４６巻，第５号，ｐ．８−１３

しかしながら、非特許文献１に記載された集積回路装置では、化合物半導体よりなる半導体発光素子を、シリコン（Ｓｉ）集積回路上に実装する必要があり、材料がまったく異なっているので、装置の小型化または高機能化には限界があった。

近年では、元来間接半導体であるため発光しないとされていたシリコンに関して、ポーラスシリコン（例えば、特許文献２および非特許文献２参照。）、微結晶化シリコン、またはシリコンとゲルマニウム（Ｇｅ）との混晶（例えば、特許文献３ないし特許文献６および非特許文献３参照。）などの発光現象が報告されている。しかし、このようなシリコンの発光を利用した半導体発光素子とシリコン集積回路とを集積化した装置には至っていなかった。本発明は、シリコンの発光を利用した半導体発光素子とシリコン集積回路とをワンチップ化し、装置の著しい小型化および高機能化を実現するものである。ただし、多層配線層が必要なロジックトランジスタと半導体発光素子とをワンチップ化した場合、多層配線層を介して外部と光信号を授受する際に光強度が減衰してしまい、正確に光信号を送受信することが困難になってしまうおそれがあった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、小型かつ高機能であると共に、半導体発光素子からの光信号の減衰を防止して、正確に光信号を送受信することができる半導体集積回路装置およびその製造方法を提供することにある。

本発明による半導体集積回路装置は、シリコンにより構成され、対向する第１の面および第２の面を有すると共に、第１の面と第２の面との間において光信号が透過可能な素子基板と、素子基板の第１の面側に形成された半導体集積回路と、素子基板の第１の面側に形成され、ポーラスシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）よりなる発光部を備えると共に光信号を素子基板を介して第２の面側から外部へ出力する半導体発光素子、および外部からの光信号が素子基板を介して第２の面側から入力される光電変換素子を有する光入出力部と、半導体集積回路および光入出力部の上に層間絶縁膜を間にして設けられた配線層と、配線層の上に、接着層を介して配設された支持基板とを備えたものである。

本発明による半導体集積回路装置の製造方法は、対向する第１の面および第２の面を有する素子基板として、シリコンよりなる保持基板の表面に埋込み酸化層およびシリコンよりなる半導体薄膜が順に積層されたＳＯＩ基板を用い、素子基板の第１の面側となる半導体薄膜に、半導体集積回路とポーラスシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）よりなる発光部を備えた半導体発光素子および光電変換素子を有する光入出力部とを形成する工程と、半導体集積回路および光入出力部の上に層間絶縁膜を間にして配線層を設ける工程と、配線層の上に、接着層を介して支持基板を配設する工程と、ＳＯＩ基板から少なくとも保持基板を除去することにより、素子基板を第２の面側から、半導体発光素子から外部へ出力される光信号および外部から光電変換素子に入力される光信号が透過可能な程度に薄膜化する工程とを含むものである。

本発明の半導体集積回路装置によれば、素子基板の第１の面側に半導体集積回路と、半導体発光素子および光電変換素子を有する光入出力部を形成し、半導体発光素子からの光信号は素子基板を介して第２の面側から外部へ出力させ、外部からの光信号は素子基板を介して第２の面側から光電変換素子に入力させるようにしたので、多層配線層などを介して光信号を授受する必要がなくなり、光信号の授受に要する距離を大幅に短縮することができる。よって、光信号の減衰を防止することができる。

また、半導体発光素子が、ポーラスシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）よりなる発光部を備えるようにしたので、半導体集積回路との集積化が容易であり、装置の小型化および高機能化に有利である。

更に、半導体発光素子が、素子基板の第１の面側の表面に反射膜を有するようにすれば、光信号を素子基板の第２の面側へ反射させることができ、効率よく光信号を出力することができる。

本発明の半導体集積回路装置の製造方法によれば、素子基板としてＳＯＩ基板を用い、素子基板の第１の面側となる半導体薄膜に半導体集積回路および光入出力部を形成し、その上に配線層および支持基板を設けたのち、ＳＯＩ基板から少なくとも保持基板を除去することにより、素子基板を第２の面側から薄膜化するようにしたので、本発明の半導体集積回路装置を容易に製造することができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体集積回路装置の断面構成を表すものである。この半導体集積回路装置１は、例えば、対向する第１の面１０Ａおよび第２の面１０Ｂを有する素子基板１０を備えており、この素子基板１０の第１の面１０Ａ側に、半導体集積回路２０と、この半導体集積回路２０と外部との間で光信号の送受信を行う光入出力（Ｉ／Ｏ）部３０とが形成されている。光Ｉ／Ｏ部３０は、外部から入力された光信号を電気信号に変換する光電変換素子４０と、半導体集積回路２０で処理された電気信号を光信号に変換して外部へ出力する半導体発光素子５０とを備えている。半導体集積回路２０と光Ｉ／Ｏ部３０との間、および、光電変換素子４０と半導体発光素子５０との間は、素子分離層１１により分離されている。素子基板１０の第１の面１０Ａ側には、多層金属配線よりなる配線層６０が設けられ、配線層６０の上に、接着層７０を介して支持基板８０が配設されている。なお、図１は、簡潔のため、半導体集積回路２０等を駆動するための電気的接続部については省略している（図１２参照。）。

素子基板１０は、例えば、シリコンなどの半導体により構成され、第１の面１０Ａと第２の面１０Ｂとの間において光信号が透過可能となっており、光電変換素子４０には、外部からの光信号ｈ１が素子基板１０を介して第２の面１０Ｂ側から入力され、半導体発光素子５０からの光信号ｈ２は、素子基板１０を介して第２の面１０Ｂ側から出力される。これにより、この半導体集積回路装置１では、光信号ｈ１，ｈ２の授受に要する距離を大幅に短縮し、光信号ｈ１，ｈ２の減衰を防止することができるようになっている。

素子基板１０の積層方向における厚み（以下、単に「厚み」という。）は、光信号ｈ１，ｈ２の波長に応じて設定されることが好ましく、具体的には、例えば０．０５μｍ以上１０μｍ以下であることが好ましい。光信号ｈ１，ｈ２を効率よく透過させることができるからである。

素子基板１０の第１の面１０Ａ側の表面は、必要に応じて酸化シリコンよりなる熱酸化膜１２が設けられ、この熱酸化膜１２の上に、ほぼ全面にわたって、窒化シリコン（ＳｉＮ）等よりなるエッチングストップ層１３、および酸化シリコン，ＰＳＧ（Phospho-Silicate Glass）またはＢＰＳＧ（Boron Phospho-Silicate Glass）等よりなる層間絶縁膜１４が素子基板１０側からこの順に形成されている。層間絶縁膜１４の上には、配線層６０、接着層７０および支持基板８０が設けられている。素子基板１０の第２の面１０Ｂ側の表面には、厚みが例えば０．０５μｍ以上２μｍ以下の二酸化シリコン（ＳｉＯ₂ ）などよりなる絶縁層１５が設けられている。

素子基板１０および絶縁層１５は、例えば、シリコンなどよりなる保持基板の表面に、二酸化シリコンなどよりなる埋込み酸化層およびシリコンなどよりなる半導体薄膜が順に積層された基板、いわゆるＳＯＩ（Silicon On Insulator）基板などを加工することにより形成されたものである。具体的には、素子基板１０および絶縁層１５は、ＳＯＩ基板の半導体薄膜に半導体集積回路２０および光Ｉ／Ｏ部３０を形成したのちＳＯＩ基板から保持基板を除去した半導体薄膜および埋込み酸化層によりそれぞれ構成されている。このようにＳＯＩ基板を用いれば、保持基板を除去する際にエッチングの選択比を取りやすいという利点がある。

半導体集積回路２０は、多数のＣＭＯＳ（Complementary Metal Oxide Semiconductor ；相補型ＭＯＳ）トランジスタを集積して論理回路系を構成したものであり、ＣＭＯＳトランジスタ自体は例えば従来のものと同一の構成を有している。なお、図１では、一つのＣＭＯＳトランジスタにおいて、ｎチャネル型トランジスタのみを示し、ｐチャネル型トランジスタについては省略している。

このｎチャネル型トランジスタは、例えば、従来のものと同一の構成を有しており、ｐ型シリコンよりなる素子基板１０の第１の面１０Ａ側に、ソース領域およびドレイン領域としてリン（Ｐ）またはヒ素（Ａｓ）などの不純物が注入されたｎ＋＋シリコンよりなる拡散領域２１，２２が形成されている。素子基板１０の第１の面１０Ａ上には、酸化シリコンよりなるゲート絶縁膜２３を介してゲート電極２４が設けられている。ゲート電極２４は、例えば、多結晶シリコンまたはＳｉＧｅよりなるシリコン含有層２４Ａと、低抵抗化のためニッケル（Ｎｉ），コバルト（Ｃｏ），チタン（Ｔｉ）またはタングステン（Ｗ）等を含むシリサイド層２４Ｂとの積層構造を有している。ゲート電極２４の側面には、酸化シリコン等よりなるサイドウォール２４Ｃが設けられている。拡散領域２１，２２の第１の面１０Ａ側の表面には、電気的接続のためシリサイド層２１Ａ，２２Ａがそれぞれ形成され、接続孔１４Ａ内に設けられたタングステン（Ｗ）等よりなるコンタクトプラグ２５を介して電気的に接続されている。

なお、ＣＭＯＳトランジスタとしては最先端のものを適用することも可能であり、その場合、例えば、ゲート絶縁膜２３は、光Ｉ／Ｏ部３０における熱酸化膜１２の厚みとは異なり、薄膜化するようにしてもよく、あるいは、ハフニウム酸化膜などのｈｉｇｈ−ｋ（高誘電率）膜により構成してもよい。

光電変換素子４０は、例えば、ｐｎ接合型フォトダイオードにより構成されており、素子基板１０の第１の面１０Ａ側に、ｎ＋拡散層４１、ポテンシャル井戸としてのｐ＋＋拡散層４２、およびｎ＋＋拡散層４３が形成されている。光電変換素子４０の第１の面１０Ａ側の表面には、熱酸化膜１２を介して、読み出し用の電荷移動を行うトランスファーゲート４４が設けられている。

半導体発光素子５０は、例えば、ポーラスシリコン発光素子により構成されており、素子基板１０に、リン（Ｐ）またはヒ素（Ａｓ）などの不純物が注入されたｎ＋シリコンよりなる拡散層５１、ポーラスシリコンよりなる発光部５２、およびｐ＋シリコンよりなる表面シリコン層５３が絶縁層１５側からこの順に形成されている。表面シリコン層５３は、後述する製造工程においてコンタクトプラグ５５，５６との接続のためのシリサイド層５３Ａを形成するためのものである。なお、半導体発光素子５０は、ｎ＋シリコンよりなる拡散層５１の代わりにｐ＋シリコンよりなる拡散層を有する構成とすることも可能である。

半導体発光素子５０は、第１の面１０Ａ側の表面に、保護膜としての熱酸化膜１２を介して、反射膜５４を有している。この反射膜５４は、発光部５２で発生した光信号ｈ２を反射させることにより、光信号の出力効率を高めるためのものであり、例えば、タングステン（Ｗ），アルミニウム（Ａｌ），銅（Ｃｕ）またはチタン（Ｔｉ）等の金属材料により構成されている。中でも、高融点金属であるタングステンが好ましい。また、反射膜５４の下に、金属の拡散防止膜としてシリコン窒化膜などが形成されていてもよい。

図２（Ａ）および図２（Ｂ）は、半導体発光素子５０を素子基板１０の第１の面１０Ａ側から見た構成を、断面構成と対応させて表すものである。なお、図２（Ａ）では、層間絶縁膜１４，エッチングストップ層１３および熱酸化膜１２は省略している。

発光部５２の第１の面１０Ａ側の表面は、表面シリコン層５３の周囲に形成されたシリサイド層５３Ａおよびコンタクトプラグ５５を介して、配線層６０に電気的に接続されている。ここでは、シリサイド層５３Ａを設けることにより、発光部５２に対して均一に電圧を印加することができる。また、光信号ｈ２を素子基板１０を介して第２の面１０Ｂ側から出力するようにしたので、半導体発光素子５０の発光部５２のうち実質的な発光領域は、シリサイド層５３Ａの内側のシリサイド化されていない表面シリコン層５３の部分に限定されず、発光部５２の全体を発光領域とすることが可能となる。

拡散層５１は、素子分離層１１の下を迂回して素子基板１０の第１の面１０Ａ側まで拡張されている。拡散層５１の第１の面１０Ａ側の表面には、シリサイド層５１Ａが形成されている。これにより、発光部５２の第２の面１０Ｂ側の表面は、拡散層５１、シリサイド層５１Ａおよびコンタクトプラグ５６を介して配線層６０に電気的に接続されている。

このように、発光部５２の第１の面１０Ａ側の表面をシリサイド層５３Ａを介してコンタクトプラグ５５に電気的に接続すると共に、発光部５２の第２の面１０Ｂ側の表面を、拡散層５１およびシリサイド層５１Ａを介してコンタクトプラグ５６に電気的に接続することにより、コンタクトプラグ５５，５６を介して発光部５２の第１の面１０Ａ側および第２の面１０Ｂ側の両方から順方向に電圧をかけて発光部５２のポーラスシリコンを発光させ、光信号ｈ２を出力させることができる。また、半導体発光素子５０の構成が簡素化され、後述するようにコンタクトプラグ５５，５６を同一工程で作製することができるので、多数の半導体発光素子５０を簡易な製造工程で集積化することができる。更に、集積化した多数の半導体発光素子５０の発光部５２のそれぞれにコンタクトプラグ５５を設けると共にコンタクトプラグ５６を一つだけ形成し、それらのコンタクトプラグ５５と一つのコンタクトプラグ５６とを介して多数の半導体発光素子５０の発光部５２に同時に電圧を印加するようにすることも可能となる。

図１に示した配線層６０は、例えば、各々金属配線と層間絶縁膜とからなる第１配線層６１、第２配線層６２および第３配線層６３、並びに窒化シリコン（ＳｉＮ）等よりなる保護膜（パッシベーション膜）６４が、素子基板１０側からこの順に積層された構成を有している。第１配線層６１，第２配線層６２および第３配線層６３の層間絶縁膜は、二酸化シリコン（ＳｉＯ₂ ）膜，フッ素化酸化シリコン（ＳｉＯＦ）膜あるいは有機Ｌｏｗ−Ｋ膜（低誘電率層間膜）等、通常のＬＳＩ（Large Scale Integrated circuit；大規模集積回路）の層間絶縁膜として使用されるものであれば特に限定されない。また、第１配線層６１，第２配線層６２および第３配線層６３の金属配線は、例えばＣｕダマシン配線、またはアルミニウム（Ａｌ）配線により構成されている。

図１に示した接着層７０は、配線層６０と支持基板８０とを全面にわたって貼り合わせるためのものであり、例えばＳＯＧ（Spin on Glass ）、有機膜または接着剤により構成されている。

図１に示した支持基板８０は、後述する製造工程においてＳＯＩ基板から保持基板を除去する際に、ＳＯＩ基板の機械的強度を確保するためのものであり、例えばシリコン（Ｓｉ），酸化シリコン（ＳｉＯ₂ ），ガラスまたはセラミックにより構成されている。

この半導体集積回路装置１は、例えば、次のようにして製造することができる。

図３ないし図１１は、この半導体集積回路装置１の製造方法を工程順に表すものである。なお、図３ないし図１１では半導体発光素子５０のみを表している。半導体集積回路２０および光電変換素子４０については、従来の一般的な製造方法により製造することができる。

まず、図３（Ａ）に示したように、対向する第１の面１０Ａおよび第２の面１０Ｂを有する素子基板１０を用意する。ここでは、素子基板１０として、厚みが例えば約７００μｍのシリコンよりなる保持基板９１の表面に、二酸化シリコンよりなる埋込み酸化層９２およびｐ型シリコンよりなる半導体薄膜９３が順に積層されたＳＯＩ基板を用いる。なお、ＳＯＩ基板は、張り合わせ法または水素イオン注入法などの一般的な方法により製造されたものを用いることができ、製法の如何は問わない。埋込み酸化層９２および半導体薄膜９３の厚みは任意に設定可能であるが、埋込み酸化層９２の厚みは例えば０．０５μｍ以上２μｍ以下、半導体薄膜９３の厚みは例えば０．０５μｍ以上１０μｍ以下とすることが好ましい。

次いで、図３（Ｂ）に示したように、素子基板１０の第１の面１０Ａ側、すなわち半導体薄膜９３に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離部１１を形成する。すなわち、まず、半導体薄膜９３に、リソグラフィ技術およびエッチングにより溝（トレンチ）を形成し、この溝に、例えばＨＤＰ（High-Density Plasma ；高密度プラズマ）−ＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法により、酸化膜を埋没させる。次いで、ＣＭＰ（Chemical and Mechanical Polishing : 化学的機械研磨）法により、溝以外の酸化膜を除去する。なお、素子分離部１１の形成は、半導体集積回路２０および光電変換素子４０と共通の製造工程で行うことができる。

続いて、図３（Ｃ）に示したように、素子基板１０の第１の面１０Ａ側、すなわち半導体薄膜９３において、発光部５２の形成予定領域に、リン（Ｐ）またはヒ素（Ａｓ）などの不純物を注入し、ｎ＋シリコンよりなる拡散層５１を形成する。

そののち、図４（Ａ）に示したように、拡散層５１内の、発光部５２の形成予定領域にホウ素（Ｂ）などの不純物を注入し、深さが例えば０．３μｍないし３μｍ程度のｐ型領域９４を形成する。なお、ここではイオン注入法によりｐ型領域９４を形成するようにしたが、例えば３μｍよりも深いｐ型領域９４を形成する必要がある場合には、予めエピタキシャル法により半導体薄膜９３にこのような濃度分布を与えておくようにしてもよい。

ｐ型領域９４を形成したのち、図４（Ｂ）に示したように、例えば非特許文献４に記載された陽極化成法により、ｐ型領域９４をポーラス化させ、ポーラスシリコンよりなる発光部５２を形成する。すなわち、ｐ型領域９４以外はフォトレジスト等でマスキング（図示せず）しておき、ｐ型領域９４の表面からＨＦ（フッ化水素）を浸漬させて、ｐ型領域９４をポーラス化する。発光部５２の深さ方向におけるポーラス度は、時間と電流密度とによって制御することができる。なお、発光部５２上には、後述するようにエピタキシャル法で表面シリコン層５３を形成する必要があるため、陽極化成の初期は電流密度を小さく設定して表面近傍のポーラス度は小さめに形成し、その後は電流密度を上げて所望のポーラス度となるようにして多層構造とすることが望ましい。発光部５２を形成した後、フォトレジスト等のマスキング（図示せず）を除去する。

発光部５２を形成したのち、図４（Ｃ）に示したように、エピタキシャル成長により表面シリコン層５３を形成する。このとき、欠陥の少ない表面シリコン層５３を形成するために、エピタキシャル成長の前に、例えば１０００℃以上の高温で水素アニールして、表面付近のポーラス層のみを再配列させて平坦化することが望ましい。

表面シリコン層５３を形成したのち、図５（Ａ）に示したように、全面に熱酸化膜１２を形成する。熱酸化膜１２の形成は、半導体集積回路２０のゲート酸化膜２３、および光電変換素子４０の第１の面１０Ａ側の表面を覆う熱酸化膜１２と共通の製造工程で行うことができる。更に、同じく図５（Ａ）に示したように、熱酸化膜１２の上に、反射膜５４を形成するための金属膜９５を形成する。金属膜９５の構成材料としては、例えば、タングステン（Ｗ），アルミニウム（Ａｌ），銅（Ｃｕ）またはチタン（Ｔｉ）等の金属材料を用いることができ、中でも、高融点金属であるタングステンが好ましい。また、場合によっては、金属膜９５を形成する前に、金属の拡散防止膜としてシリコン窒化膜などを形成することもある。

熱酸化膜１２および金属膜９５を形成したのち、シリサイド接合による電気的接合を行う。すなわち、まず、図５（Ｂ）に示したように、リソグラフィ技術およびエッチングにより、金属膜９５を選択的に除去し、反射膜５４を形成する。次いで、同じく図５（Ｂ）に示したように、リソグラフィ技術およびエッチングにより、コンタクトプラグ５４，５５の形成予定位置の熱酸化膜１２を選択的に除去し、拡散層５１および表面シリコン層５３を露出させる。

次いで、図５（Ｃ）に示したように、例えばシリサイド技術により、Ｎｉ（ニッケル），Ｃｏ（コバルト），Ｔｉ（チタン），Ｗ（タングステン）などを用い、シリサイド層５１Ａ，５３Ａを形成する。このシリサイド層５１Ａ，５３Ａの形成は、半導体集積回路２０におけるシリサイド層２１Ａ，２２Ａ，２４Ｂと共通の製造工程で行うことができる。

シリサイド層５１Ａ，５３Ａを形成したのち、図６（Ａ）に示したように、接続孔１４Ａを形成するためのエッチングストッパとして、上述した材料よりなるエッチングストップ層１３を形成する。更に、同じく図６（Ａ）に示したように、上述した材料よりなる層間絶縁膜１４を形成する。このエッチングストップ層１３および層間絶縁膜１４の形成は、半導体集積回路２０および光電変換素子４０と共通の製造工程で行うことができる。

エッチングストップ層１３および層間絶縁膜１４を形成したのち、図６（Ｂ）に示したように、リソグラフィ技術およびエッチングにより、エッチングストップ層１３をエッチングストッパとして、接続孔１４Ａを設ける。

接続孔１４Ａを設けたのち、図７（Ａ）に示したように、接続孔１４Ａに、上述した材料よりなるコンタクトプラグ５５，５６を形成する。コンタクトプラグ５５，５６は、例えば、まず、スパッタ法またはＣＶＤ法によりＴｉＮ等のバリアメタルを成膜し、次いで、ＣＶＤ法によってタングステン膜を成長させ、続いて、ＣＭＰ法により接続孔１４Ａ以外のタングステン膜を除去することにより形成する。このコンタクトプラグ５５，５６の形成は、半導体集積回路２０におけるコンタクトプラグ２５と共通の製造工程で行うことができる。

コンタクトプラグ５５，５６を形成したのち、図７（Ｂ）に示したように、例えばＣｕダマシンプロセスにより、第１配線層６１，第２配線層６２，第３配線層６３を形成し、更に全面に保護膜６４を形成する。これにより、配線層６０が形成される。この配線層６０以降の製造工程については、半導体集積回路２０のトランジスタおよび光電変換素子４０と同一工程で形成してもよい。

配線層６０を形成したのち、図８に示したように、配線層６０の上に、上述した材料よりなる接着層７０を形成し、図８および図９に示したように、素子基板１０の第１の面１０Ａ側に、接着層７０を介して上述した材料よりなる支持基板８０を貼り合わせる。

素子基板１０の第１の面１０Ａ側に支持基板８０を配設したのち、図１０に示したように、素子基板１０を反転させ、図１１に示したように、例えば研磨，ＣＭＰ，ドライまたはウェットエッチング法により、素子基板１０から保持基板９１を除去することにより素子基板１０を第２の面１０Ｂ側から（矢印Ａ方向から）薄膜化する。素子基板１０の第２の面１０Ｂ側には、埋込み酸化層９２が残存し、絶縁層１５が形成される。なお、埋込み酸化層９２はエッチングで荒れるので、場合によっては一度除去し、絶縁層１５をＣＶＤ等で成膜し直すようにしてもよい。以上により、図１に示した半導体集積回路装置１が完成する。

図１２は、このような半導体集積回路装置１と外部とのインターフェースを模式的に表すものである。半導体集積回路装置１は、素子基板１０の第２の面１０Ｂ側が外部基板２２０に対向するように配置され、フリップチップ接続などによる電気的接続部２３０を介して外部基板２２０の配線２２１に接続されている。この電気的接続部２３０は、半導体集積回路装置１の半導体集積回路２０および光Ｉ／Ｏ部３０を駆動するための電気的インターフェース部である。また、外部基板２２０には、光電変換素子４０に対して光信号ｈ１を送信するための光導波路２５１およびミラー２５１Ａと、半導体発光素子５０からの光信号ｈ２を受信するための光導波路２５２およびミラー２５２Ａとが設けられている。なお、図１２では、エッチングストップ層１３および層間絶縁膜１４は省略している。

この半導体集積回路装置１では、例えば、外部基板２２０の光導波路２５１およびミラー２５１Ａを介して送られてきた光信号ｈ１は、光電変換素子４０に入力され、電気信号に変換されて、配線層６０を介して半導体集積回路２０に送信される。また、半導体集積回路２０で信号処理された電気信号は、配線層６０を介して半導体発光素子５０に入力され、光信号ｈ２として出力され、外部基板２２０のミラー２５２Ａおよび光導波路２５２を介して送信される。ここでは、光電変換素子４０に、外部からの光信号ｈ１が素子基板１０を介して第２の面１０Ｂ側から入力され、半導体発光素子５０からの光信号ｈ２が、素子基板１０を介して第２の面１０Ｂ側から出力されるので、光信号ｈ１，ｈ２を素子基板１０の第１の面１０Ａ側から配線層６０を介して送受信する場合に比べて、光信号ｈ１，ｈ２の授受に要する距離が大幅に短縮され、光信号ｈ１，ｈ２の減衰が防止される。

このように本実施の形態では、素子基板１０の第１の面１０Ａ側に光電変換素子４０および半導体発光素子５０を形成し、光電変換素子４０に、外部からの光信号ｈ１を素子基板１０の第２の面１０Ｂ側から入力し、半導体発光素子５０からの光信号ｈ２を、素子基板１０の第２の面１０Ｂ側から出力するようにしたので、配線層６０などを介して光信号ｈ１，ｈ２を授受する必要がなくなり、光信号ｈ１，ｈ２の授受に要する距離を大幅に短縮することができる。よって、光信号ｈ１，ｈ２の減衰を防止し、正確に光信号ｈ１，ｈ２を送受信することができる。

また、半導体発光素子５０が、素子基板１０の第１の面１０Ａ側の表面に、反射膜５４を有するようにすれば、光信号ｈ２を第２の面１０Ｂ側へ反射させることができ、効率よく光信号ｈ２を出力することができる。

本実施の形態の半導体集積回路装置１の製造方法によれば、素子基板１０として保持基板９１の表面に埋込み酸化層９２および半導体薄膜９３が順に積層されたＳＯＩ基板を用い、半導体薄膜９３に半導体集積回路２０、光電変換素子４０および半導体発光素子５０を形成したのち、素子基板１０から保持基板９１を除去することにより素子基板１０を第２の面１０Ｂ側から薄膜化するようにしたので、本実施の形態の半導体集積回路装置１を容易に製造することができる。また、素子分離部１１、酸化膜１２、エッチングストップ層１３、シリサイド層５１Ａ，５３Ａ、コンタクトプラグ５５，５６の形成など、半導体発光素子５０の製造工程の大部分を、半導体集積回路２０および光電変換素子４０と共通化することができ、簡素な製造工程で小型かつ高機能な半導体集積回路１を製造することができる。

（第２の実施の形態）
図１３は、本発明の第２の実施の形態に係る半導体集積回路装置の断面構成を表すものである。この半導体集積回路装置２は、光Ｉ／Ｏ部３０が、シリコンゲルマニウム（ＳｉＧｅ）を用いた光電変換素子３４０およびＳｉＧｅを用いた半導体発光素子３５０を有することを除いては、第１の実施の形態の半導体集積回路装置１と同一の構成を有している。よって、対応する構成要素には同一の符号を付して説明する。なお、図１３では光Ｉ／Ｏ部３０のみを示している。

光電変換素子３４０は、例えば、ＳｉＧｅフォトダイオードにより構成されており、素子基板１０に、ｐ型領域３４１およびＳｉＧｅを用いた受光部３４２が絶縁層１５側からこの順に形成されている。受光部３４２は、例えば、ＳｉＧｅ混晶により構成されたものでもよく、または、ＳｉＧｅ層とシリコン層とを交互に４層ないし２０層程度積層した構造を有していてもよい。受光部３４２の第１の面１０Ａ側の表面は、二酸化シリコン（ＳｉＯ₂ ）等よりなる表面酸化膜３４３およびシリサイド層３４３Ａで覆われており、このシリサイド層３４３Ａはコンタクトプラグ３４４を介して配線層６０に電気的に接続されている。

ｐ型領域３４１は、素子分離層１１の下を迂回して素子基板１０の第１の面１０Ａ側の表面まで拡張されている。ｐ型領域３４１の第１の面１０Ａ側の表面にはシリサイド層３４１Ａが形成されており、このシリサイド層３４１Ａはコンタクトプラグ３４５を介して配線層６０に電気的に接続されている。

半導体発光素子３５０は、例えば、ＳｉＧｅ発光素子により構成されており、素子基板１０に、ｐ型領域３５１、ＳｉＧｅを用いた発光部３５２、およびｎ型シリコンよりなる表面シリコン層３５３が絶縁層１５側からこの順に形成されている。発光部３５２は、例えば、ＳｉＧｅの混晶により構成されていてもよく、または、ＳｉＧｅ層とシリコン層とを交互に４層ないし２０層程度積層した構造を有していてもよい。また、発光部３５２には、発光効率を向上させるため、エルビウム（Ｅｒ）などの希土類元素が添加されていてもよい。表面シリコン層３５３は、後述する製造工程においてシリサイド層５３Ａを形成するためのものである。半導体発光素子３５０は、素子基板１０の第１の面１０Ａ側の表面に、第１の実施の形態と同様に反射膜５４が設けられており、これにより光信号ｈ２の出力効率を高めることができるようになっている。

発光部３５２の第１の面１０Ａ側の表面は、第１の実施の形態と同様に、表面シリコン層３５３の周囲に形成されたシリサイド層５３Ａおよびコンタクトプラグ５５を介して、配線層６０に電気的に接続されている。また、ｐ型領域３５１は、第１の実施の形態の拡散層５１と同様に、素子分離層１１の下を迂回して素子基板１０の第１の面１０Ａ側の表面まで拡張され、発光部３５２の第２の面１０Ｂ側の表面は、ｐ型領域３５１、シリサイド層５１Ａおよびコンタクトプラグ５６を介して配線層６０に電気的に接続されている。よって、この半導体発光素子３５０においても、第１の実施の形態の半導体発光素子５０と同様に、コンタクトプラグ５５，５６を介して発光部３５２の第１の面１０Ａ側および第２の面１０Ｂ側の両方から順方向に電圧をかけて発光部３５２のＳｉＧｅを発光させ、光信号ｈ２を出力させることができるようになっている。

この半導体集積回路装置２は、例えば、次のようにして製造することができる。

図１４ないし図１８は、この半導体集積回路装置２の製造方法を工程順に表すものである。なお、図１４ないし図１８では半導体発光素子３５０のみを表している。光電変換素子３４０については、半導体発光素子３５０と同様にして製造することができる。また、第１の実施の形態と製造工程が重複する部分については、図５ないし図１１を参照して説明する。

まず、図１４（Ａ）に示したように、素子基板１０として、第１の実施の形態と同様のＳＯＩ基板、すなわち、保持基板９１の表面に埋込み酸化層９２および半導体薄膜９３が順に積層されたものを用意する。次いで、図１４（Ｂ）に示したように、半導体薄膜９３にホウ素（Ｂ）などの不純物を注入し、ｐ型領域３５１を形成する。

続いて、図１４（Ｃ）に示したように、半導体薄膜９３の全面に、発光部３５２を形成するためのＳｉＧｅ含有層９６を形成する。ＳｉＧｅ含有層９６は、例えば、ＳｉＧｅの混晶を成長させることにより形成してもよく、または、ＳｉＧｅ層とシリコン（Ｓｉ）層とを交互に４層ないし２０層程度積層することにより形成してもよい。また、ＳｉＧｅ含有層９６には、発光部３５２の発光効率を向上させるため、エルビウム（Ｅｒ）などの希土類元素を添加してもよい。

そののち、同じく図１４（Ｃ）に示したように、ＳｉＧｅ含有層９６の上に、不純物を添加しないシリコンよりなる、エピタキシャル成長用の下地シリコン（Ｓｉ）層９７を形成する。

下地シリコン層９７を形成したのち、図１５（Ａ）に示したように、例えばフォトリソグラフィ技術およびエッチングにより、発光部３５２の形成予定領域以外のＳｉＧｅ含有層９６および下地シリコン層９７を選択的に除去する。続いて、図１５（Ｂ）に示したように、例えばエピタキシャル成長により、全面にわたって、不純物を添加しないシリコンよりなる埋込みシリコン（Ｓｉ）層９８を形成する。埋込みシリコン層９８を形成したのち、図１５（Ｃ）に示したように、例えばフォトリソグラフィ技術およびエッチングにより、発光部３５２の形成予定領域の上の下地シリコン層９７および埋込みシリコン層９８を選択的に除去する。

下地シリコン層９７および埋込みシリコン層９８を選択的に除去したのち、全面を軽くエッチングし、図１６（Ａ）に示したように、全面にわたって、表面シリコン層３５３を形成する。

表面シリコン層３５３を形成したのち、図１６（Ｂ）に示したように、例えばＳＴＩ法により、素子分離部１１を形成する。これにより、ＳｉＧｅ含有層９６が埋込みシリコン層９８から分離され、発光部３５２が形成される。

素子分離部１１を形成したのち、図１６（Ｃ）に示したように、埋込みシリコン層９８およびその上の表面シリコン層３５３に、ホウ素（Ｂ）などの不純物を注入する。これにより、ｐ型領域３５１が拡張され、素子分離層１１の下を迂回して素子基板１０の第１の面１０Ａ側に達する。

ｐ型領域３５１を拡張したのち、図５（Ａ）に示した工程により、第１の実施の形態と同様にして、図１７（Ａ）に示したように、全面に熱酸化膜１２を形成し、熱酸化膜１２の上に、反射膜５４を形成するための金属膜９５を形成する。このとき、第１の実施の形態と同様に、場合によっては、金属膜９５を形成する前に、金属の拡散防止膜としてシリコン窒化膜などを形成することもある。

熱酸化膜１２および金属膜９５を形成したのち、図５（Ｂ）に示した工程により、第１の実施の形態と同様にして、反射膜５４を形成し、コンタクトプラグ５４，５５の形成予定位置の熱酸化膜１２を選択的に除去し、ｐ型領域３５１および表面シリコン層３５３を露出させる。そののち、図５（Ｃ）に示した工程により、第１の実施の形態と同様にして、図１７（Ｂ）に示したように、例えばシリサイド技術により、Ｎｉ（ニッケル），Ｃｏ（コバルト），Ｔｉ（チタン），Ｗ（タングステン）などを用い、シリサイド層５１Ａ，５３Ａを形成する。このとき、発光部３５２をシリコンよりなるｐ型領域３５１と表面シリコン層３５３とで挟んだ構造とすることにより、表面シリコン層３５３を用いてシリサイド層５３Ａを容易に形成することができる。

シリサイド層５１Ａ，５３Ａを形成したのち、図６（Ａ）に示した工程により、第１の実施の形態と同様にして、エッチングストップ層１３および層間絶縁膜１４を形成する。続いて、図６（Ｂ）に示した工程により、第１の実施の形態と同様にして、エッチングストップ層１３をエッチングストッパとして、接続孔１４Ａを設ける。そののち、図１８に示したように、第１の実施の形態と同様にして、接続孔１４Ａに、コンタクトプラグ５５，５６を形成する。

コンタクトプラグ５５，５６を形成したのち、図７（Ｂ）に示した工程により、第１の実施の形態と同様にして、配線層６０を形成する。続いて、図８および図９に示した工程により、第１の実施の形態と同様にして、素子基板１０の第１の面１０Ａ側に、接着層７０を介して上述した材料よりなる支持基板８０を貼り合わせる。そののち、図１０および図１１に示した工程により、第１の実施の形態と同様にして、素子基板１０を反転させ、素子基板１０から保持基板９１を除去することにより素子基板１０を第２の面１０Ｂ側から薄膜化する。以上により、図１３に示した半導体集積回路装置２が完成する。

この半導体集積回路装置２は、第１の実施の形態の半導体集積回路装置１と同様に、図１２に示したように、外部とのインターフェースを構築することが可能であり、その作用および効果は第１の実施の形態と同様である。

（第３の実施の形態）
図１９は、本発明の第３の実施の形態に係る半導体集積回路装置の断面構成を表すものである。この半導体集積回路装置３は、半導体集積回路３２０が、シリコンゲルマニウム（ＳｉＧｅ）を用いたストレインシリコン（Strained−Ｓｉ；歪シリコン）トランジスタを有することを除いては、第２の実施の形態の半導体集積回路装置２と同一の構成を有している。よって、対応する構成要素には同一の符号を付して説明する。また、ストレインシリコントランジスタにおいて、第１の実施の形態のトランジスタに対応する構成要素には、同一の符号を付して説明する。なお、図１９では半導体集積回路３２０と、光Ｉ／Ｏ部３０の半導体発光素子３５０のみを示している。

半導体集積回路３２０ののストレインシリコントランジスタでは、例えば、素子基板１０に、ｐ型領域３２１、ＳｉＧｅ含有領域３２２が絶縁層１５側からこの順に形成されている。ＳｉＧｅ含有領域３２２の上には、ＳｉＧｅ含有領域３２２により結晶構造が歪められたｐ型ストレインシリコンよりなるストレインシリコンチャネル部３２３と、その両側に、ソース領域およびドレイン領域としてリン（Ｐ）またはヒ素（Ａｓ）などの不純物が注入されたｎ＋シリコンよりなる拡散領域２１，２２とが形成されている。これにより、この半導体集積回路３２０では、ストレインシリコントランジスタによる高速動作が可能となっている。ゲート絶縁膜２３，ゲート電極２４，シリサイド層２１Ａ，２２Ａおよびコンタクトプラグ２５は、第１の実施の形態と同様に構成されている。

半導体発光素子３５０は、第２の実施の形態と同様に構成されている。

この半導体集積回路装置３は、例えば、次のようにして製造することができる。

図２０ないし図２３は、この半導体集積回路装置３の製造方法を工程順に表すものである。なお、図２０ないし図２３では半導体集積回路３２０および半導体発光素子３５０のみを表している。光電変換素子３４０については、半導体発光素子３５０と同様にして製造することができる。また、第１の実施の形態と製造工程が重複する部分については図５ないし図１１を参照して説明し、第２の実施の形態と製造工程が重複する部分については図１４ないし図１８を参照して説明する。

まず、図２０（Ａ）に示したように、図１４（Ａ）および図１４（Ｂ）に示した工程により、第２の実施の形態と同様にして、素子基板１０としてＳＯＩ基板を用意し、この素子基板１０の半導体薄膜９３にホウ素（Ｂ）などの不純物を注入し、半導体発光素子３５０のｐ型領域３５１および半導体集積回路３２０のｐ型領域３２１を形成する。なお、ｐ型領域３５１，３２１は同一工程で形成することができる。

次いで、同じく図２０（Ａ）に示したように、図１４（Ｃ）に示した工程により、第２の実施の形態と同様にして、半導体発光素子３５０の発光部３５２および半導体集積回路３２０のＳｉＧｅ含有領域３２２を形成するため、ＳｉＧｅ含有層９６および下地シリコン層９７を形成する。

次いで、図２０（Ｂ）に示したように、図１５に示した工程により、第２の実施の形態と同様にして、例えばフォトリソグラフィ技術およびエッチングにより、半導体発光素子３５０の発光部３５２および半導体集積回路３２０のＳｉＧｅ含有領域３２２の形成予定領域を除いて、ＳｉＧｅ含有層９６および下地シリコン層９７を選択的に除去し、その部分に埋込みシリコン層９８を形成する。

続いて、全面を軽くエッチングし、同じく図２０（Ｂ）に示したように、全面にわたって、ｎ型シリコンよりなる共通シリコン層９９を形成する。共通シリコン層９９は、半導体発光素子３５０の表面シリコン層３５３および半導体集積回路３２０のストレインシリコンチャネル部３２３を形成するためのものである。

そののち、図２１（Ａ）に示したように、例えばＳＴＩ法により、素子分離部１１を形成する。これにより、半導体発光素子３５０においては、ＳｉＧｅ含有層９６が埋込みシリコン層９８から分離され、発光部３５２が形成される。また、半導体集積回路３２０においては、素子分離層１１により、ＳｉＧｅ含有層９６が各トランジスタごとに分離され、ＳｉＧｅ含有領域３２２が形成される。

素子分離部１１を形成したのち、図２１（Ｂ）に示したように、半導体発光素子３５０においては、埋込みシリコン層９８およびその上の共通シリコン層９９に、ホウ素（Ｂ）などの不純物を注入する。これにより、半導体発光素子３５０のｐ型領域３５１が拡張され、素子分離層１１の下を迂回して素子基板１０の第１の面１０Ａ側の表面に達する。発光部３５２上の共通シリコン層９９は、そのままｎ型シリコンよりなる表面シリコン層３５３として用いる。また、半導体集積回路３２０においては、ＳｉＧｅ含有領域３２２上の共通シリコン層９９に不純物を注入することにより、ｐ型のストレインシリコンチャネル部３２３を形成する。

ｐ型領域３５１を拡張したのち、図５（Ａ）に示した工程により、第１の実施の形態と同様にして、図２２（Ａ）に示したように、全面に熱酸化膜１２を形成し、反射膜５４を形成するための金属膜９５を形成する。このとき、第１の実施の形態と同様に、場合によっては、金属膜９５を形成する前に、金属の拡散防止膜としてシリコン窒化膜などを形成することもある。

熱酸化膜１２および金属膜９５を形成したのち、半導体発光素子３５０においては、図５（Ｂ）に示した工程により、第１の実施の形態と同様にして、反射膜５４を形成し、コンタクトプラグ５４，５５の形成予定位置の熱酸化膜１２を選択的に除去し、ｐ型領域３５１および表面シリコン層３５３を露出させる。また、半導体集積回路３２０においては、熱酸化膜１２を薄膜化してゲート絶縁膜２３を形成し、次いでゲート電極２４のシリコン含有層２４Ａおよび拡散領域２１，２２を形成する。そののち、図２２（Ｂ）に示したように、例えばシリサイド技術により、Ｎｉ（ニッケル），Ｃｏ（コバルト），Ｔｉ（チタン），Ｗ（タングステン）などを用い、シリサイド層２１Ａ，２２Ａ，２４Ｂ，５１Ａ，５３Ａを形成する。これらのシリサイド層２１Ａ，２２Ａ，２４Ｂ，５１Ａ，５３Ａは同一工程で形成することができる。

シリサイド層２１Ａ，２２Ａ，２４Ｂ，５１Ａ，５３Ａを形成したのち、図６（Ａ）に示した工程により、第１の実施の形態と同様にして、エッチングストップ層１３および層間絶縁膜１４を形成する。続いて、図６（Ｂ）に示した工程により、第１の実施の形態と同様にして、エッチングストップ層１３をエッチングストッパとして、接続孔１４Ａを設ける。そののち、図２３に示したように、第１の実施の形態と同様にして、接続孔１４Ａに、コンタクトプラグ２５，５５，５６を形成する。

コンタクトプラグ２５，５５，５６を形成したのち、図７（Ｂ）に示した工程により、第１の実施の形態と同様にして、配線層６０を形成する。続いて、図８および図９に示した工程により、第１の実施の形態と同様にして、素子基板１０の第１の面１０Ａ側に、接着層７０を介して上述した材料よりなる支持基板８０を貼り合わせる。そののち、図１０および図１１に示した工程により、第１の実施の形態と同様にして、素子基板１０を反転させ、素子基板１０から保持基板９１を除去することにより素子基板１０を第２の面１０Ｂ側から薄膜化する。以上により、図１９に示した半導体集積回路装置３が完成する。

この半導体集積回路装置３は、第１の実施の形態の半導体集積回路装置１と同様に、図１２に示したように、外部とのインターフェースを構築することが可能であり、その作用および効果は第１の実施の形態と同様である。

以上実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形可能である。例えば、上記実施の形態においては、半導体集積回路装置１，２，３の構成を具体的に挙げて説明したが、半導体集積回路装置１，２，３の構成は上記実施の形態に限られない。例えば、半導体発光素子５０，３５０の反射膜５４は、必ずしも設けなくてもよい。

また、例えば、上記第２の実施の形態および第３の実施の形態では、半導体集積回路装置２，３が、ＳｉＧｅを用いた光電変換素子３４０を有する場合について説明したが、第１の実施の形態と同様のシリコンフォトダイオードにより構成された光電変換素子４０を有していてもよい。

更に、例えば、上記実施の形態では、配線層６０が第１配線層６１，第２配線層６２，第３配線層６３を含む場合について説明したが、配線層６０に含まれる金属配線の積層数は特に３層に限られない。

加えて、例えば、図１，図１３および図１９では、便宜上、半導体集積回路２０，３２０のトランジスタと、光電変換素子４０，３４０と、半導体発光素子５０，３５０とがすべて一つずつ隣接して素子基板１０に形成されている場合について表したが、素子基板１０上における半導体集積回路２０，３２０と、光電変換素子４０、３４０と、半導体発光素子５０，３５０との実際の位置関係は、必ずしも隣接している必要はなく、もっと離れたものであってもよい。また、半導体集積回路２０，３２０においてトランジスタが多数配置されていることは言うまでもないが、光電変換素子４０，３４０および半導体発光素子５０，３５０についても、それぞれ複数配置されていてもよい。更に、光電変換素子４０、３４０または半導体発光素子５０，３５０を複数設ける場合には、複数の光電変換素子４０、３４０の各々に互いに異なる波長の光信号ｈ１が入力されるようにしたり、半導体発光素子５０，３５０の各々が互いに異なる波長の光信号ｈ２を出力するようにしてもよい。これにより、多チャンネルの光通信も可能とすることができるので望ましい。

更にまた、例えば、上記実施の形態では、半導体集積回路２０，３２０のトランジスタと、光電変換素子４０，３４０と、半導体発光素子５０，３５０とを有する半導体集積回路装置１，２，３について説明したが、本発明は、半導体集積回路と光電変換素子または半導体発光素子のいずれか一方のみを有する半導体集積回路装置についても適用することができる。

加えてまた、例えば、上記実施の形態において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。

更にまた、例えば、上記実施の形態では、素子基板１０としてＳＯＩ基板を用いる場合について説明したが、素子基板１０は必ずしもＳＯＩ基板に限定されるものではなく、例えばバルク基板を用いてもよい。

加えてまた、例えば、上記実施の形態では、素子基板１０から保持基板９１のみを除去し、素子基板１０の第２の面１０Ｂ側に埋込み酸化層９２を残存させることにより絶縁層１５を形成する場合について説明したが、素子基板１０から保持基板９１および埋込み酸化層９２を除去し、絶縁層１５を有しない構成としてもよい。このように絶縁層１５を有しない構造とすれば、光信号ｈ１，ｈ２の減衰をより効果的に防止することが可能となる。

更にまた、例えば、保持基板９１および埋込み酸化層９２を除去したのちに、改めて素子基板１０の第２の面１０Ｂ側に、酸化シリコン膜または窒化シリコン膜などよりなる絶縁層１５を設けるようにしてもよい。

加えてまた、例えば、上記実施の形態では、保持基板９１をすべて除去することにより素子基板１０を第２の面１０Ｂ側から全面にわたって均一に薄膜化するようにした場合について説明したが、素子基板１０は必ずしも全面にわたって均一に薄膜化されていなくてもよい。例えば、図２４に示したように、素子基板１０のうち光Ｉ／Ｏ部３０の形成された領域を、第１の面１０Ａと第２の面１０Ｂとの間で光信号ｈ１，ｈ２が透過可能な厚みに薄膜化するようにしてもよい。その場合、素子基板１０の強度が確保できれば、例えば図２５に示したように、接着層７０および支持基板８０を必ずしも設けなくてもよい。

更にまた、例えば図２６に示したように、素子基板１０のうち半導体発光素子５０および光電変換素子４０の形成された領域を、第１の面１０Ａと第２の面１０Ｂとの間で光信号ｈ１，ｈ２が透過可能な厚みに薄膜化し、窓４０Ａ，５０Ａを設けるようにしてもよい。その場合にも、素子基板１０の強度が確保できれば、例えば図２７に示したように、接着層７０および支持基板８０を必ずしも設けなくてもよい。

加えてまた、上記実施の形態では、素子分離部１１をＳＴＩ法により形成する場合について説明したが、素子分離部１１の幅、または半導体薄膜９３の結晶欠陥の程度によっては、ＬＯＣＯＳ（local oxidation of silicon）による素子分離を用い、半導体集積回路２０または光Ｉ／Ｏ部３０の各素子へのダメージを低減するようにしてもよい。

本発明による半導体集積回路装置およびその製造方法は、例えば、光通信システム、コンピュータシステム、モバイルシステム、ゲーム機器、自動車制御システム、宇宙関連システムに好適である。

本発明による半導体発光装置は、本発明の半導体集積回路装置における光信号の光源のほか、例えば、レーザプリンタの光源、光ディスク用途、光スイッチング（コンピュータ）、光表示板に適用可能である。

本発明の第１の実施の形態に係る半導体集積回路装置の構成を表す断面図である。 図１に示した半導体発光素子を素子基板の第１の面側から見た構成を断面構成と対応させて表す上面図および断面図である。 図１に示した半導体集積回路装置の半導体発光素子の製造方法を工程順に表す断面図である。 図３に続く工程を表す断面図である。 図４に続く工程を表す断面図である。 図５に続く工程を表す断面図である。 図６に続く工程を表す断面図である。 図７に続く工程を表す断面図である。 図８に続く工程を表す断面図である。 図９に続く工程を表す断面図である。 図１０に続く工程を表す断面図である。 図１に示した半導体集積回路装置の外部とのインターフェースを模式的に表す図である。 本発明の第２の実施の形態に係る半導体集積回路装置の構成を表す断面図である。 図１３に示した半導体集積回路装置の半導体発光素子の製造方法を工程順に表す断面図である。 図１４に続く工程を表す断面図である。 図１５に続く工程を表す断面図である。 図１６に続く工程を表す断面図である。 図１７に続く工程を表す断面図である。 本発明の第３の実施の形態に係る半導体集積回路装置の構成を表す断面図である。 図１９に示した半導体集積回路装置の製造方法を工程順に表す断面図である。 図２０に続く工程を表す断面図である。 図２１に続く工程を表す断面図である。 図２２に続く工程を表す断面図である。 図１に示した半導体集積回路装置の変形例を表す図である。 図１に示した半導体集積回路装置の他の変形例を表す図である。 図１に示した半導体集積回路装置の更に他の変形例を表す図である。 図１に示した半導体集積回路装置の更に他の変形例を表す図である。 従来の半導体集積回路による光信号の送受信の一例を表した図である。

符号の説明

１，２，３…半導体集積回路装置、１０…素子基板、１０Ａ…第１の面、１０Ｂ…第２の面、１１…素子分離部、１２…熱酸化膜、１３…エッチングストップ層、１４…層間絶縁膜、１４Ａ…接続孔、１５…絶縁層、２０，３２０…半導体集積回路、３０…光入出力（Ｉ／Ｏ）部、４０，３４０…光電変換素子、５０，３５０…半導体発光素子、６０…配線層、６４…保護膜、７０…接着層、８０…支持基板、９１…保持基板、９２…埋込み酸化層、９３…半導体薄膜

Claims (19)

1. シリコンにより構成され、対向する第１の面および第２の面を有すると共に、前記第１の面と第２の面との間において光信号が透過可能な素子基板と、
   前記素子基板の第１の面側に形成された半導体集積回路と、
   前記素子基板の第１の面側に形成され、ポーラスシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）よりなる発光部を備えると共に光信号を前記素子基板を介して第２の面側から外部へ出力する半導体発光素子、および外部からの光信号が前記素子基板を介して第２の面側から入力される光電変換素子を有する光入出力部と、
   前記半導体集積回路および前記光入出力部の上に層間絶縁膜を間にして設けられた配線層と、
   前記配線層の上に、接着層を介して配設された支持基板と
   を備えた半導体集積回路装置。
2. 前記半導体発光素子は、前記素子基板の第１の面側の表面に反射膜を有する
   請求項１記載の半導体集積回路装置。
3. 前記半導体発光素子は、
   前記発光部と、
   前記発光部の第１の面側の表面に形成された表面シリコン層と、
   前記表面シリコン層の周囲に形成された第１のシリサイド層と、
   前記第１のシリサイド層を介して前記発光部の前記第１の面側の表面に接続されると共に前記配線層に接続された第１のコンタクトプラグと、
   前記発光部の周囲に形成された素子分離層と、
   前記発光部と前記第２の面との間の領域および前記素子分離層の下を迂回して前記素子基板の第１の面側まで拡張された領域を有する層と、
   前記拡張された領域の前記第１の面側の表面に形成された第２のシリサイド層と、
   前記第２のシリサイド層を介して前記発光部の前記第２の面側の表面に接続されると共に前記配線層に接続された第２のコンタクトプラグと
   を備えた請求項１または２記載の半導体集積回路装置。
4. 前記半導体発光素子は、シリコンゲルマニウムよりなる発光部を備え、
   前記光電変換素子は、シリコンゲルマニウムよりなる受光部を備えた
   請求項３記載の半導体集積回路装置。
5. 前記半導体発光素子は、シリコンゲルマニウムよりなる発光部を備え、
   前記半導体集積回路は、シリコンゲルマニウムよりなるシリコンゲルマニウム含有領域および前記シリコンゲルマニウム含有領域上に形成されたストレインシリコンチャネル部を有するストレインシリコントランジスタを備えた
   請求項４記載の半導体集積回路装置。
6. 前記光電変換素子は、
   前記素子基板の第１の面側に形成され、シリコンゲルマニウムよりなる受光部と、
   前記受光部の第１の面側の表面に形成された第１のシリサイド層と、
   前記第１のシリサイド層を介して前記受光部の前記第１の面側の表面に接続されると共に前記配線層に接続された第１のコンタクトプラグと、
   前記受光部の周囲に形成された素子分離層と、
   前記受光部と前記第２の面との間の領域および前記素子分離層の下を迂回して前記素子基板の第１の面側まで拡張された領域を有する層と、
   前記拡張された領域の前記第１の面側の表面に形成された第２のシリサイド層と、
   前記第２のシリサイド層を介して前記受光部の前記第２の面側の表面に接続されると共に前記配線層に接続された第２のコンタクトプラグと
   を備えた請求項５記載の半導体集積回路装置。
7. 前記素子基板の第２の面側に対向位置された外部基板を備え、
   前記外部基板は、
   前記電気的接続部を介して前記素子基板に接続された配線と、
   前記光電変換素子に対して光信号を送信するための光導波路および前記光導波路の先端に設けられたミラーと、
   前記半導体発光素子からの光信号を受信するための光導波路および前記光導波路の先端に設けられたミラーと
   を備えた請求項１または２記載の半導体集積回路装置。
8. 前記素子基板の厚みは０．０５μｍ以上１０μｍ以下である
   請求項１記載の半導体集積回路装置。
9. 前記素子基板は、保持基板の表面に埋込み酸化層および半導体薄膜が順に積層されたＳＯＩ基板から少なくとも保持基板を除去することにより形成されたものである
   請求項１記載の半導体集積回路装置。
10. 前記素子基板は、前記ＳＯＩ基板から前記保持基板および前記埋込み酸化層を除去することにより形成されたものである
    請求項９記載の半導体集積回路装置。
11. 前記素子基板は、前記ＳＯＩ基板から前記保持基板および前記埋込み酸化層を除去したのち、前記埋込み酸化層が除去された面に絶縁層を形成することにより形成されたものである
    請求項１０記載の半導体集積回路装置。
12. 対向する第１の面および第２の面を有する素子基板として、シリコンよりなる保持基板の表面に埋込み酸化層およびシリコンよりなる半導体薄膜が順に積層されたＳＯＩ基板を用い、前記素子基板の第１の面側となる前記半導体薄膜に、半導体集積回路とポーラスシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）よりなる発光部を備えた半導体発光素子および光電変換素子を有する光入出力部とを形成する工程と、
    前記半導体集積回路および前記光入出力部の上に層間絶縁膜を間にして配線層を設ける工程と、
    前記配線層の上に、接着層を介して支持基板を配設する工程と、
    前記ＳＯＩ基板から少なくとも前記保持基板を除去することにより、前記素子基板を第２の面側から、前記半導体発光素子から外部へ出力される光信号および外部から前記光電変換素子に入力される光信号が透過可能な程度に薄膜化する工程と
    を含む半導体集積回路装置の製造方法。
13. 前記半導体発光素子の、前記素子基板の第１の面側の表面に、反射膜を設ける
    請求項１２記載の半導体集積回路装置の製造方法。
14. 前記半導体発光素子を形成する工程は、
    前記半導体薄膜に素子分離層を形成する工程と、
    前記半導体薄膜にｎ＋シリコンよりなる拡散層を形成する工程と、
    前記拡散層内にポーラスシリコンよりなる発光部を形成する工程と、
    前記発光部の第１の面側の表面に表面シリコン層を形成する工程と、
    前記発光部の第１の面側の表面に第１のシリサイド層を形成すると共に、前記拡散層が前記素子分離層の下を迂回して前記半導体薄膜の表面まで拡張された領域に第２のシリサイド層を形成する工程と、
    前記第１のシリサイド層を介して第１のコンタクトプラグを前記発光部の第１の面側の表面に接続すると共に、前記第２のシリサイド層を介して第２のコンタクトプラグを前記発光部の第２の面側の表面に接続する工程と
    を含む請求項１２または１３記載の半導体集積回路装置の製造方法。
15. 前記半導体発光素子を形成する工程は、
    前記半導体薄膜にｐ型領域を形成する工程と、
    前記半導体薄膜上にシリコンゲルマニウム含有層を形成する工程と、
    前記半導体発光素子の発光部の形成予定領域以外のシリコンゲルマニウム含有層を選択的に除去し、前記シリコンゲルマニウム含有層を除去した領域に埋込みシリコン層を形成する工程と、
    前記シリコンゲルマニウム含有層および前記埋込みシリコン層の全面にわたって表面シリコン層を形成する工程と、
    素子分離層を形成することによりシリコンゲルマニウム含有層と埋込みシリコン層とを分離して、シリコンゲルマニウムよりなる発光部を形成する工程と、
    前記埋込みシリコン層に不純物を注入することにより、前記ｐ型領域を、前記素子分離層の下を迂回して前記素子基板の表面まで拡張する工程と、
    前記発光部の第１の面側の表面に第１のシリサイド層を形成すると共に、前記ｐ型領域を拡張した領域に第２のシリサイド層を形成する工程と、
    前記第１のシリサイド層を介して第１のコンタクトプラグを前記発光部の第１の面側の表面に接続すると共に、前記第２のシリサイド層を介して第２のコンタクトプラグを前記発光部の第２の面側の表面に接続する工程と
    を含む請求項１２または１３記載の半導体集積回路装置の製造方法。
16. 前記素子基板に前記半導体集積回路および前記半導体発光素子を形成する工程は、
    前記素子基板上にシリコンゲルマニウム含有層を形成する工程と、
    前記半導体発光素子の発光部の形成予定領域および前記半導体集積回路の形成予定領域以外のシリコンゲルマニウム含有層を選択的に除去し、前記シリコンゲルマニウム含有層を除去した領域に埋込みシリコン層を形成する工程と、
    前記素子基板の全面にわたって共通シリコン層を形成する工程と、
    前記シリコンゲルマニウム含有層および前記共通シリコン層を用いて、前記半導体発光素子の形成予定領域にシリコンゲルマニウムよりなる発光部を形成すると共に、前記半導体集積回路の形成予定領域に、シリコンゲルマニウム含有領域および前記シリコンゲルマニウム含有領域上に形成されたストレインシリコンチャネル部を有するストレインシリコントランジスタを形成する工程と
    を含む請求項１５記載の半導体集積回路装置の製造方法。
17. 前記素子基板を０．０５μｍ以上１０μｍ以下の厚みに薄膜化する
    請求項１２記載の半導体集積回路装置の製造方法。
18. 前記ＳＯＩ基板から前記保持基板および前記埋込み酸化層を除去することにより前記素子基板を薄膜化する
    請求項１２記載の半導体集積回路装置の製造方法。
19. 前記ＳＯＩ基板から前記保持基板および前記埋込み酸化層を除去することにより前記素子基板を薄膜化したのち、前記埋込み酸化層が除去された面に絶縁層を形成する
    請求項１８記載の半導体集積回路装置の製造方法。

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