JP6632462B2 - 複合ウェーハの製造方法 - Google Patents

複合ウェーハの製造方法 Download PDF

Info

Publication number
JP6632462B2
JP6632462B2 JP2016090755A JP2016090755A JP6632462B2 JP 6632462 B2 JP6632462 B2 JP 6632462B2 JP 2016090755 A JP2016090755 A JP 2016090755A JP 2016090755 A JP2016090755 A JP 2016090755A JP 6632462 B2 JP6632462 B2 JP 6632462B2
Authority
JP
Japan
Prior art keywords
wafer
ions
manufacturing
atoms
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016090755A
Other languages
English (en)
Other versions
JP2017200101A (ja
Inventor
昌次 秋山
昌次 秋山
丹野　雅行
雅行 丹野
加藤　公二
公二 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Chemical Co Ltd
Original Assignee
Shin Etsu Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2016090755A priority Critical patent/JP6632462B2/ja
Application filed by Shin Etsu Chemical Co Ltd filed Critical Shin Etsu Chemical Co Ltd
Priority to KR1020187030165A priority patent/KR102375690B1/ko
Priority to US16/094,209 priority patent/US11128277B2/en
Priority to PCT/JP2017/014034 priority patent/WO2017187903A1/ja
Priority to CN201780021504.3A priority patent/CN108885971B/zh
Priority to EP17789191.8A priority patent/EP3451363B1/en
Priority to TW106114122A priority patent/TWI724161B/zh
Publication of JP2017200101A publication Critical patent/JP2017200101A/ja
Application granted granted Critical
Publication of JP6632462B2 publication Critical patent/JP6632462B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/02535—Details of surface acoustic wave devices
    • H03H9/02543—Characteristics of substrate, e.g. cutting angles
    • H03H9/02559—Characteristics of substrate, e.g. cutting angles of lithium niobate or lithium-tantalate substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/01—Manufacture or treatment
    • H10N30/07—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base
    • H10N30/072—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by laminating or bonding of piezoelectric or electrostrictive bodies
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2310/00—Treatment by energy or chemical effects
    • B32B2310/08—Treatment by energy or chemical effects by wave energy or particle radiation
    • B32B2310/0875—Treatment by energy or chemical effects by wave energy or particle radiation using particle radiation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B38/00—Ancillary operations in connection with laminating processes
    • B32B38/0008—Electrical discharge treatment, e.g. corona, plasma treatment; wave energy or particle radiation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/08—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of resonators or networks using surface acoustic waves
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/02535—Details of surface acoustic wave devices
    • H03H9/02543—Characteristics of substrate, e.g. cutting angles
    • H03H9/02574—Characteristics of substrate, e.g. cutting angles of combined substrates, multilayered substrates, piezoelectrical layers on not-piezoelectrical substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Acoustics & Sound (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Description

本発明は、弾性表面波デバイスの材料等として用いる複合ウェーハの製造方法に関する。
近年、スマートフォンに代表される移動体通信の市場において、通信量が急激に増大している。この問題に対応するために必要なバンド数を増やす中、必然的に各種部品の小型化、高性能化が必須となってきている。一般的な圧電材料であるタンタル酸リチウム（Lithium Tantalate：ＬＴ）やニオブ酸リチウム（LithiumNiobate：ＬＮ）は、表面弾性波（ＳＡＷ）デバイスの材料として広く用いられている。しかし、これらの材料は大きな電気機械結合係数を有し広帯域化が可能である反面、温度安定性が低く温度変化により対応できる周波数がシフトしてしまうという問題点を有する。これは、タンタル酸リチウムやニオブ酸リチウムが非常に高い熱膨張係数を有する事に起因する。
この問題を低減するために、圧電材料であるタンタル酸リチウム（ＬｉＴａＯ３：ＬＴ）やニオブ酸リチウム（ＬｉＮｂＯ３：ＬＮ）に熱膨張係数の低い材料を貼り合わせ、圧電材料の低熱膨張係数材料を貼り合わせない方の面を研削等で数μｍ〜数十μｍに薄化する方法が提案されている（非特許文献１）。この方法では、低熱膨張係数材料（サファイア、シリコン等）を貼り合わせることでＬＴやＬＮの熱膨張を抑え、温度特性を改善する。各種材料の熱膨張係数をグラフ化したものを図１２に示す。
しかし、この方法による場合、薄いＬＴ膜やＬＮ膜を支持基板に積層することにより、反共振周波数帯にスプリアスもしくはリップルと呼ばれるノイズが発生するという別の問題が生じる。このノイズはＬＴ膜やＬＮ膜と支持基板との界面からの反射で発生する。シリコン基板上に積層したＬＴ膜に作成した共振器の反射減衰量（Ｓ１１）を図１３に示す。図１３から、周波数の変化に従いスプリアスの波形が山となる部分と谷となる部分を繰り返していることがわかる。スプリアス波形の山と谷の差をスプリアスの強度（amplitude）と呼ぶ。
この問題を解決するために幾つかの方法が参考文献２で提案されている。例えば、ＬＴの貼り合わせ面を１０００番の研削石で荒らしてＲａ値で３００ｎｍの粗さを得てから接着剤を介して支持基板と貼り合せる方法が提案されている。しかし、実際のデバイスでは信頼性の観点から接着剤を用いることは難しいため、接着剤の代わりに無機材料、例えばＳｉ０２などを堆積して研磨する方法が更に提案されている。しかし、凹凸を貼り合わせに耐えうる原子レベルの平滑度（Ｒａ値で１ｎｍ以下）に加工することは困難であり、かつ、コスト面にも問題がある。
太陽誘電株式会社、「スマートフォンのRFフロントエンドに用いられるSAW-Duplexerの温度補償技術」、電波新聞ハイテクノロジー、２０１２年１１月 H.Kobayashi et al., "A study on Temperature-Compensated Hybrid Substrates for Surface Acoustic Wave Filters", IEEE International Ultrasonics Symposium, 2010, Vol.1, p.637-640
本発明の目的は、熱膨張係数が高いＬＴ膜やＬＮ膜が、熱膨張係数の低い支持基板に積層された複合ウェーハにおいて、入射した信号がＬＴ膜等と支持基板との接合界面で反射することにより生じるスプリアスを低減することが可能な複合ウェーハの製造方法を提供することにある。
（１）本発明の複合ウェーハの製造方法は、タンタル酸リチウムウェーハ又はニオブ酸リチウムウェーハ（以下「積層ウェーハ」という。）を、これよりも熱膨張係数が小さい支持ウェーハと貼り合わせることにより複合ウェーハを製造する複合ウェーハの製造方法であって、貼り合わせに先立ち、積層ウェーハ及び／又は支持ウェーハの貼り合わせ面からイオンを注入して、それぞれの貼り合わせ面近傍の結晶性を乱すイオン注入ステップを実行することを特徴とする。これにより、積層ウェーハと支持ウェーハとを貼り合わせた界面において、圧電体である積層ウェーハから入射された信号が界面近傍において吸収・散乱され反射が抑制されるため、スプリアスを低減することができる。
（２）各ウェーハに注入するイオンを、水素イオン(H+)、水素分子イオン(H2 +)、又はヘリウムイオン(He+)とし、それぞれの場合のドーズ量を、1.0×1016atoms/cm2以上1.0×1017atoms/cm2以下、5.0×1015atoms/cm2以上5.0×1016atoms/cm2以下、1.0×1016atoms/cm2以上1.0×1017atoms/cm2以下としてもよい。これらの軽元素イオンはウェーハに少ない加速電圧で深く注入することができるため、注入装置の制約を受けにくい。また、ドーズ量をこのように制御することで、反射抑制効果が高めることができるとともに、貼り合わせ後に熱処理を行った場合の基板破損を防ぐことができる。
（３）イオン注入ステップの実行後、貼り合わせに先立ち、積層ウェーハ及び／又は支持ウェーハの貼り合わせ面にオゾン水処理、ＵＶオゾン処理、イオンビーム処理、又はプラズマ処理による表面活性化処理を行う表面活性化ステップを実行してもよい。これにより、各ウェーハの貼り合わせ面の原子を、化学結合を形成しやすい活性な状態とし、より強固な接合を得ることができる。
（４）支持ウェーハの素材としてシリコン又はサファイアを適用してもよい。これらの素材は熱膨張係数が小さいため、熱膨張係数が大きい積層ウェーハの熱膨張を効果的に抑えることができ、デバイスの温度特性を改善することができる。
（５）イオン注入ステップに先立ち、積層ウェーハ及び／又は支持ウェーハの貼り合わせ面にSiO2、SiON、又はSiNによる絶縁膜を形成する絶縁膜形成ステップを実行してもよい。絶縁膜を形成し、それを通してイオンを注入することで、注入イオンのチャネリングを抑制することができる。
（６）積層ウェーハは、厚さ方向に貼り合わせ面に近づくにつれリチウム濃度が高くなっているものを適用してもよい。このような濃度分布の積層ウェーハを適用することで、例えば、ウェーハ上に共振子を作成した場合に、入力インピーダンス波形に現れるＤｉｐを小さくすることができる。
本発明の複合ウェーハの製造方法の概略を示す図である。 本発明の複合ウェーハの製造フローの一例を示す図である。 シリコンウェーハ内の水素原子の貼り合わせ面から深さ方向への濃度分布の一例を示す図である。 シリコンウェーハにイオンを注入しなかった場合と注入した場合とのスプリアス強度の比較を示す図である。 シリコンウェーハへのイオンドーズ量とスプリアス強度との関係を示す図である。 サファイアウェーハにイオンを注入しなかった場合と注入した場合とのスプリアス強度の比較を示す図である。 シリコンウェーハとＬＴウェーハにイオンを注入しなかった場合と双方にイオンを注入した場合とのスプリアス強度の比較を示す図である。 ＬＴウェーハのＬi濃度の厚み方向プロファイルの一例を示す図である。 厚み方向にＬi濃度の濃淡がないＬＴウェーハを用いて作成した複合ウェーハと濃淡があるＬＴウェーハを用いて作成した複合ウェーハのそれぞれに作成した共振子における入力インピーダンス波形の比較を示す図である。 厚み方向にＬi濃度の濃淡がないＬＴウェーハを用いて作成した複合ウェーハと濃淡があるＬＴウェーハを用いて作成した複合ウェーハのそれぞれに作成した共振子における入力インピーダンス波形の比較を示す別の図である。 厚み方向にＬi濃度の濃淡がないＬＴウェーハを用いて作成した複合ウェーハと濃淡があるＬＴウェーハを用いて作成した複合ウェーハのそれぞれに作成した共振子におけるＱ値の比較を示す図である。 各種材料の熱膨張係数を示す図である。 シリコン基板上に積層したＬＴ膜に作成した共振器の反射減衰量の一例を示す図である。
本発明では、タンタル酸リチウムウェーハ又はニオブ酸リチウムウェーハ（積層ウェーハ）を、これよりも熱膨張係数が小さい支持ウェーハと貼り合わせることにより複合ウェーハを製造するに際し、積層ウェーハ及び／又は支持ウェーハの貼り合わせ面からイオンを注入して、それぞれの貼り合わせ面近傍の結晶性を乱す。すなわち、図１(a)に示すような積層ウェーハ１０と支持ウェーハ２０とを、図１(c)に示すように貼り合わせ面１１、２１で貼り合わせるのに先立ち、いずれか一方又は双方の貼り合わせ面（図１(b)では貼り合わせ面２１）からイオンを注入し、イオン注入領域２２を形成しておく。
これにより、積層ウェーハ１０と支持ウェーハ２０とを貼り合わせた界面３１において、圧電体である積層ウェーハ１０から入射された信号が界面３１近傍において吸収・散乱され反射が抑制されるため、スプリアスを低減することができる。
支持ウェーハ２０に採用する素材は、熱膨張係数が大きい積層ウェーハ１０の熱膨張を効果的に抑え、積層ウェーハ１０に形成するＳＡＷデバイスの温度特性の改善に資する、熱膨張係数が小さい素材、例えば、シリコンやサファイアが好適である。また、積層ウェーハ１０は、厚さ方向に貼り合わせ面に近づくにつれリチウム濃度が高くなっているものを適用するとよい。このような濃度分布の積層ウェーハを適用することで、例えば、ウェーハ上に共振子を作成した場合に、入力インピーダンス波形に現れるＤｉｐを小さくすることができる。
本発明の複合ウェーハの製造方法の具体的な製造フローの一例を図２に示す。
まず、イオンを注入するウェーハの貼り合わせ面に絶縁膜を形成する（Ｓ１）。絶縁膜を形成し、それを通してイオンを注入することで、注入イオンのチャネリングを抑制することができる。絶縁膜の材質としては、例えば、SiO2、SiON、又はSiNが好適である。
続いて、絶縁膜を形成したウェーハの貼り合わせ面からイオンを注入する（Ｓ２）。注入するイオンは、結晶性を乱すものであれば特に限定はされないが、少ない加速電圧で深く注入でき注入装置の制約を受けにくい軽元素イオン、例えば、水素イオン(H+)、水素分子イオン(H2 +)、及びヘリウムイオン(He+)が好適である。反射抑制効果は、イオンのドーズ量が一定量以上になると顕著に現れるが、反面、量が多すぎると過剰に存在する元素が貼り合わせ界面において接合を不安定化させ、貼り合わせ後の熱処理の段階で基板が破損するなどの問題が生じる。この観点からドーズ量は、水素イオンの場合は1.0×1016atoms/cm2以上1.0×1017atoms/cm2以下、水素分子イオンの場合は5.0×1015atoms/cm2以上5.0×1016atoms/cm2以下、ヘリウムイオンの場合は1.0×1016atoms/cm2以上1.0×1017atoms/cm2以下とするのが望ましい。
続いて、絶縁膜を除去し（Ｓ３）、イオンを注入したウェーハの貼り合わせ面に表面活性化処理を行う（Ｓ４）。表面活性化処理を行うことで、貼り合わせ面の原子を、化学結合を形成しやすい活性な状態とし、より強固な接合を得ることができる。表面活性化処理は、例えば、オゾン水処理、ＵＶオゾン処理、イオンビーム処理、又はプラズマ処理により行うとよい。
続いて、各ウェーハを貼り合わせ面で貼り合わせ（Ｓ５）、貼り合わせ界面のずれによる結晶欠陥導入を防ぐため熱処理を行う（Ｓ６）。そして、積層ウェーハを研削と研磨により必要な程度に薄化した上で（Ｓ７）、共振子などのＳＡＷデバイスを形成する（Ｓ８）。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
＜実施例１＞
直径１００ｍｍ、厚さ０．５５ｍｍのシリコンウェーハを用意し、温度１０００℃で熱酸化膜を４８０ｎｍ程度成長させた。積層ウェーハであるタンタル酸リチウムウェーハ（ＬＴウェーハ）と支持ウェーハであるシリコンウェーハ双方のウェーハの表面粗さがＲＭＳで１．０ｎｍ以下であることを確認した。シリコンウェーハの貼り合わせ面に、水素分子イオンを９２ｋｅＶのエネルギーで、ドーズ量が２．０×１０16atms/cm2となるように注入した。イオン注入後、１０％フッ化水素酸溶液で熱酸化膜を除去した。この時のシリコンウェーハ内の水素原子の貼り合わせ面から深さ方向への濃度分布を図３に示す。図３より、貼り合わせ面近傍の水素濃度が高くなっていることがわかる。
これらのウェーハにプラズマ活性化処理を施して表面活性化を行った上で両者を貼り合わせた。貼り合わせ後に１２０℃で６時間の熱処理を行った後、ＬＴウェーハを研削と研磨により２０μｍまで薄化した。このウェーハ上に１個の並列共振子と１個の直列共振子とを組み合わせてなる１段ラダーフィルタを作成した。１段ラダーフィルタの波長は５μｍとした。
また比較用に、シリコンウェーハにイオンを注入していない以外は上記と同様に作成した１段ラダーフィルタを用意した。
比較結果を図４に示す。縦軸は１段ラダーフィルタのＳ１１特性におけるスプリアスの強度（ｄＢ）、横軸は１段ラダーフィルタの特性評価に一般に用いられる規格化したＬＴ膜厚（ＬＴ膜厚／波長）である。図４より、イオン注入したシリコンウェーハを支持ウェーハとして用いた場合、イオン注入していない場合よりもスプリアスの強度が大幅に低減していることがわかる。
＜実施例２＞
実施例1における表面活性化処理方法を、真空イオンビーム活性化、オゾン水処理による活性化、ＵＶオゾン処理による活性化のそれぞれに変更して同様の試験を行った。実施例１との結果の相違は誤差の範囲であり、いずれの処理方法でも同様な効果が得られることが確認された。
＜実施例３＞
実施例1において、注入するイオン種を水素原子とし、打ち込みエネルギーを４６ＫｅＶ（実施例１の半分）とし、ドーズ量を４×１０16atoms/cm2としてイオン注入を行い試験を行った。実施例１との結果の相違は誤差の範囲であり、水素イオンを注入しても同様な効果が得られることが確認された。
＜実施例４＞
実施例1において、注入するイオン種を水素原子とし、イオンのドーズ量を０．８×１０16atoms/cm2から１．０×１０17atoms/cm2の範囲で変化させた場合のスプリアス強度の確認試験を行った。結果を図５に示す。Referenceはイオン注入を行っていない場合の結果である。図５から、イオン注入の効果はドーズ量が１．０×１０16atoms/cm2から顕著になることが確認された。なお、ドーズ量が１．０×１０17atoms/cm2より多い場合も実施したが、貼り合わせ後の熱処理の段階で、貼り合わせ基板が割れてしまった。これは、過剰に存在する水素が貼り合わせ界面において接合を不安定にしたためであると推定される。
＜実施例５＞
実施例１においてイオン注入後にシリコン上の酸化膜を除去しなかった場合について試験を行った。実施例１との結果の相違は誤差の範囲であり、酸化膜の有無にかかわらず同様な効果が得られることが確認された。
＜実施例６＞
実施例１において熱酸化膜の代わりにＬＰＣＶＤ法で成膜したＳｉＮ膜やＰＥＣＶＤ法で成膜したＳｉＯＮ膜を形成し、イオン注入後もそのまま残して貼り合せを行った場合について試験を行った。実施例１との結果の相違は誤差の範囲であり、酸化膜の有無にかかわらず同様な効果が得られることが確認された。
＜実施例７＞
実施例１においてシリコンウェーハの代わりに酸化膜等が無いサファイアウェーハを用いて同様の試験を行った。結果を図６に示す。図６から、サファイアウェーハの場合は、シリコンウェーハの場合よりもスプリアス低減効果は減少するものの、効果が得られることがわかった。
＜実施例８＞
実施例１においてイオン注入をシリコンウェーハでなくＬＴウェーハに行って貼り合わせを行った（その他の条件は同一）。実施例１との結果の相違は誤差の範囲であり、イオン注入は、シリコンウェーハに対して行ってもＬＴウェーハに対して行っても同様な効果が得られることが確認された。
＜実施例９＞
実施例１においてイオンをシリコンウェーハとＬＴウェーハの双方に注入して試験を行った（その他の条件は同一）。結果を図７に示す。図７から、スプリアス低減効果は一方にイオン注入した際よりも若干大きいことがわかる。つまり、イオン注入をシリコンウェーハとＬＴウェーハの双方に行うことで、一方に対して行うより同等以上の効果が得られることが確認された。
＜実施例１０＞
実施例１において水素イオンの代わりにヘリウムイオンを注入して試験を行った。ドーズ量は４×１０16atoms/cm2とし、加速電圧は１４０ＫｅＶとした。実施例１との結果の相違は誤差の範囲であり、ヘリウムイオンを注入しても同様な効果が得られることが確認された。
＜実施例１１＞
直径１００ｍｍ、厚さ０．５５ｍｍのシリコンウェーハを用意し、温度１０００℃で熱酸化膜を４８０ｎｍ程度成長させた。積層ウェーハであるタンタル酸リチウムウェーハ（ＬＴウェーハ）と支持ウェーハであるシリコンウェーハ双方のウェーハの表面粗さがＲＭＳで１．０ｎｍ以下であることを確認した。シリコンウェーハの貼り合わせ面に、水素分子イオンを９２ＫｅＶのエネルギーで、ドーズ量が２．０×１０16atms/cm2となるように注入した。イオン注入後は１０％フッ化水素酸溶液で酸化膜を除去した。この時のシリコン内の水素原子の貼り合わせ面から深さ方向への濃度分布を図３に示す。図３より、貼り合わせ面近傍には水素濃度が高くなっていることがわかる。
これらのウェーハにプラズマ活性化処理を施して表面活性化を行った上で両者を貼り合わせた。貼り合せ後に１２０℃で６時間の熱処理を行った後、ＬＴウェーハを研削と研磨により４５μmまで薄化した。
上記ＬＴウェーハは次のように作成したものを用いた。まず、Ｌi：Ｔa＝４８．３：５１．７である概略コングルーエント組成の４インチ径ＬiＴaＯ３単結晶インゴットをスライスして、４６．３°回転ＹカットのＬiＴaＯ３基板を３７０μm厚に切り出した。その後、必要に応じて、各スライスウェーハの面粗さをラップ工程により算術平均粗さＲa値で０．１５μmに調整し、その仕上がり厚みを３５０μmとした。
次に、表裏面を平面研磨によりＲa値で０．０１μmの準鏡面に仕上げた基板を、Ｌi３ＴaＯ４を主成分とするＬi、Ｔa、Oからなる粉体の中に埋め込んだ。このとき、Ｌi３ＴaＯ４を主成分とする粉体として、Ｌi３ＴaＯ４：Ｔa２Ｏ５粉をモル比で７：３の割合に混合し、１３００℃で１２時間焼成したものを用いた。そして、このようなＬi３ＴaＯ４を主成分とする粉体を小容器に敷き詰め、Ｌi３ＴaＯ４粉中にスライスウェーハを複数枚埋め込んだ。
そして、この小容器を電気炉にセットし、その炉内をN２雰囲気として、９００℃で２４時間加熱して、スライスウェーハの表面から中心部へＬiを拡散させた。その後、この処理の降温過程において、雰囲気を大気とし８００℃で１２時間アニール処理を施すとともに、ウェーハをさらに降温する過程の７７０℃〜５００℃の間に、概略＋Ｚ軸方向に４０００Ｖ／ｍの電界を印可した後、温度を室温まで下げる処理を行った。
この処理の後に、その粗面側をサンドブラストによりＲa値で約０．１５μmに仕上げ加工を行うとともに、その概略鏡面側を３μmの研磨加工を行って、複数枚のＬiＴaＯ３単結晶基板としたものを作成した。
上記のように作成したＬＴウェーハのＬi濃度の厚み方向プロファイルを図８に示す。厚みは貼り合わせ面を０μｍとし、そこからの深さを示す。図８からわかるように、ＬＴウェーハのＬi濃度は貼り合わせ面で最も高く、深くなるにつれ濃度が低くなる。
比較のため、前記のＬi３ＴaＯ４粉中での処理をせずに、厚み方向にＬi濃度の濃淡が形成されていないＬiＴaＯ３単結晶基板についても同様に複合ウェーハを作成した。
厚み方向に上記のようなＬi濃度の濃淡があるＬＴウェーハを用いて作成した複合ウェーハと厚み方向にＬi濃度の濃淡がないＬＴウェーハを用いて作成した複合ウェーハのそれぞれについて、ウェーハ上に波長が５μｍの共振子を作成した。図９にそれぞれの共振子の入力インピーダンス波形（主共振拡大波形）を示す。厚み方向に上記のようなＬi濃度の濃淡がある場合は、厚み方向にＬi濃度の分布が無い場合に比べ、主共振波形上にあるDipが小さく好ましいことがわかる。
図１０は図９に示す周波数−入力インピーダンス特性について周波数範囲を広げたものである。図１０から、主共振周波数より高い９００〜１２００ＭＨｚでのスプリアス応答は、ＬＴウェーハの厚み方向に上記のようなＬi濃度の濃淡がある場合と厚み方向にＬi濃度の濃淡が無い場合とでさほど振幅に違いはないことがわかる。
図１１は上記共振子のＱ値を示したものである。図１１から、ＬＴウェーハの厚み方向に上記のようなＬi濃度の濃淡がある場合は、厚み方向にＬi濃度の分布が無い場合に比べ、Ｑ値が大きくなっていることがわかる。したがって、ＬＴウェーハの厚み方向にＬi濃度の濃淡がある場合、主共振のスプリアスが少なくなるとともにＱ値が上がる。一方、主共振より高い周波数のスプリアス応答は、ＬＴウェーハの厚み方向にＬi濃度の濃淡がある場合とない場合とで、ほぼ同様な結果が得られた。
１０ 積層ウェーハ
１１、２１ 貼り合わせ面
２０ 支持ウェーハ
２２ イオン注入領域
３１ 界面

Claims (8)

  1. タンタル酸リチウムウェーハ又はニオブ酸リチウムウェーハ（以下「積層ウェーハ」という。）を、これよりも熱膨張係数が小さい支持ウェーハと貼り合わせることにより複合ウェーハを製造する複合ウェーハの製造方法において、
    貼り合わせに先立ち、前記支持ウェーハの貼り合わせ面からイオンを注入して、前記貼り合わせ面近傍の結晶性を乱すイオン注入ステップを実行することを特徴とする複合ウェーハの製造方法。
  2. 前記イオンは、水素イオン(H+)であり、ドーズ量が1.0×1016atoms/cm2以上1.0×1017atoms/cm2以下であることを特徴とする請求項１に記載の複合ウェーハの製造方法。
  3. 前記イオンは、水素分子イオン(H2 +)であり、ドーズ量が5.0×1015atoms/cm2以上5.0×1016atoms/cm2以下であることを特徴とする請求項１に記載の複合ウェーハの製造方法。
  4. 前記イオンは、ヘリウムイオン(He+)であり、ドーズ量が1.0×1016atoms/cm2以上1.0×1017atoms/cm2以下であることを特徴とする請求項１に記載の複合ウェーハの製造方法。
  5. 前記イオン注入ステップの実行後、貼り合わせに先立ち、前記積層ウェーハ及び／又は前記支持ウェーハの貼り合わせ面に、オゾン水処理、ＵＶオゾン処理、イオンビーム処理、又はプラズマ処理による表面活性化処理を行う表面活性化ステップを実行することを特徴とする請求項１から４のいずれか１項に記載の複合ウェーハの製造方法。
  6. 前記支持ウェーハの素材が、シリコン又はサファイアであることを特徴とする請求項１から５のいずれか１項に記載の複合ウェーハの製造方法。
  7. 前記イオン注入ステップに先立ち、前記積層ウェーハ及び／又は前記支持ウェーハの貼り合わせ面にSiO2、SiON、又はSiNによる絶縁膜を形成する絶縁膜形成ステップを実行することを特徴とする請求項１から６のいずれか１項に記載の複合ウェーハの製造方法。
  8. 前記積層ウェーハは、厚さ方向に貼り合わせ面に近づくにつれリチウム濃度が高くなっているものであることを特徴とする請求項１から７のいずれか１項に記載の複合ウェーハの製造方法。
JP2016090755A 2016-04-28 2016-04-28 複合ウェーハの製造方法 Active JP6632462B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2016090755A JP6632462B2 (ja) 2016-04-28 2016-04-28 複合ウェーハの製造方法
US16/094,209 US11128277B2 (en) 2016-04-28 2017-04-04 Method for producing composite wafer
PCT/JP2017/014034 WO2017187903A1 (ja) 2016-04-28 2017-04-04 複合ウェーハの製造方法
CN201780021504.3A CN108885971B (zh) 2016-04-28 2017-04-04 用于制备复合晶圆的方法
KR1020187030165A KR102375690B1 (ko) 2016-04-28 2017-04-04 복합 웨이퍼의 제조 방법
EP17789191.8A EP3451363B1 (en) 2016-04-28 2017-04-04 Method for manufacturing composite wafer
TW106114122A TWI724161B (zh) 2016-04-28 2017-04-27 複合晶圓之製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016090755A JP6632462B2 (ja) 2016-04-28 2016-04-28 複合ウェーハの製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019210240A Division JP6771635B2 (ja) 2019-11-21 2019-11-21 複合ウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2017200101A JP2017200101A (ja) 2017-11-02
JP6632462B2 true JP6632462B2 (ja) 2020-01-22

Family

ID=60161548

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016090755A Active JP6632462B2 (ja) 2016-04-28 2016-04-28 複合ウェーハの製造方法

Country Status (7)

Country Link
US (1) US11128277B2 (ja)
EP (1) EP3451363B1 (ja)
JP (1) JP6632462B2 (ja)
KR (1) KR102375690B1 (ja)
CN (1) CN108885971B (ja)
TW (1) TWI724161B (ja)
WO (1) WO2017187903A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017087903A1 (en) 2015-11-19 2017-05-26 Wyfi, Inc. Centralized access point provisioning system and methods of operation thereof
WO2020027075A1 (ja) 2018-08-01 2020-02-06 京セラ株式会社 複合基板、圧電素子および複合基板の製造方法
CN109166793B (zh) * 2018-08-30 2021-11-09 哈尔滨工业大学 一种利用先真空紫外光再氮等离子体两步活化直接键合铌酸锂和硅晶片的方法
CN109830457B (zh) * 2019-02-15 2021-02-23 长江存储科技有限责任公司 半导体器件及其形成方法
KR20200137260A (ko) 2019-05-29 2020-12-09 삼성전자주식회사 집적회로 소자 및 그 제조 방법
JP7163249B2 (ja) * 2019-06-26 2022-10-31 信越化学工業株式会社 表面弾性波デバイス用複合基板及びその製造方法
JP7274442B2 (ja) * 2020-04-02 2023-05-16 信越化学工業株式会社 複合基板およびその製造方法
JP7262415B2 (ja) * 2020-04-03 2023-04-21 信越化学工業株式会社 複合基板およびその製造方法
CN111477543A (zh) * 2020-04-23 2020-07-31 济南晶正电子科技有限公司 一种键合衬底晶圆与单晶压电晶圆的方法及复合单晶压电晶圆基板
JP7514649B2 (ja) 2020-04-30 2024-07-11 京セラ株式会社 接合基板の製造方法
CN111883646B (zh) * 2020-07-07 2021-10-19 中国科学院上海微系统与信息技术研究所 一种硅基钽酸锂压电单晶薄膜衬底的制备方法
JP7544660B2 (ja) 2021-05-20 2024-09-03 信越化学工業株式会社 粗面圧電性基板の製造方法
FR3140474A1 (fr) * 2022-09-30 2024-04-05 Soitec Substrat donneur et Procédé de fabrication d’un substrat donneur pour être utilisé dans un procédé de transfert de couche mince piézoélectrique.
CN117460388B (zh) * 2023-12-25 2024-07-23 天通瑞宏科技有限公司 一种复合衬底及其制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55124316A (en) * 1979-03-20 1980-09-25 Toshiba Corp Manufacture of piezoelectric substrate for surface wave element
NL8501773A (nl) * 1985-06-20 1987-01-16 Philips Nv Werkwijze voor het vervaardigen van halfgeleiderinrichtingen.
US6544431B2 (en) * 2001-01-16 2003-04-08 Triquint Technology Holding Co. Thin film lithium niobate structure and method of making the same
JP2003017967A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 弾性表面波素子及びその製造方法
US6767749B2 (en) * 2002-04-22 2004-07-27 The United States Of America As Represented By The Secretary Of The Navy Method for making piezoelectric resonator and surface acoustic wave device using hydrogen implant layer splitting
TWI235412B (en) 2004-08-10 2005-07-01 Ind Tech Res Inst Method for manufacturing bonded wafer with ultra-thin single crystal ferroelectricity film
FR2905801B1 (fr) 2006-09-12 2008-12-05 Soitec Silicon On Insulator Procede de transfert d'une couche a haute temperature
FR2928031B1 (fr) * 2008-02-25 2010-06-11 Soitec Silicon On Insulator Procede de transfert d'une couche mince sur un substrat support.
JP5389627B2 (ja) * 2008-12-11 2014-01-15 信越化学工業株式会社 ワイドバンドギャップ半導体を積層した複合基板の製造方法
FR2974944B1 (fr) * 2011-05-02 2013-06-14 Commissariat Energie Atomique Procédé de formation d'une fracture dans un matériau
FR2988220B1 (fr) * 2012-03-16 2015-03-27 Univ Lorraine Dispositif a ondes acoustiques comprenant un materiau de niobate de lithium et/ou de tantalate de lithium de composition optimisee a faible coefficient tcf et procede de fabrication dudit materiau
US9281233B2 (en) 2012-12-28 2016-03-08 Sunedison Semiconductor Limited Method for low temperature layer transfer in the preparation of multilayer semiconductor devices
JP6174061B2 (ja) * 2014-05-09 2017-08-02 信越化学工業株式会社 圧電性酸化物単結晶基板の製造方法
JP6454606B2 (ja) * 2015-06-02 2019-01-16 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
CN105321806A (zh) * 2015-08-21 2016-02-10 济南晶正电子科技有限公司 复合单晶薄膜和制造复合单晶薄膜的方法

Also Published As

Publication number Publication date
JP2017200101A (ja) 2017-11-02
CN108885971B (zh) 2023-12-08
US11128277B2 (en) 2021-09-21
TWI724161B (zh) 2021-04-11
KR102375690B1 (ko) 2022-03-16
EP3451363A1 (en) 2019-03-06
TW201804510A (zh) 2018-02-01
KR20180134915A (ko) 2018-12-19
EP3451363B1 (en) 2022-04-27
WO2017187903A1 (ja) 2017-11-02
CN108885971A (zh) 2018-11-23
EP3451363A4 (en) 2019-09-18
US20190097596A1 (en) 2019-03-28

Similar Documents

Publication Publication Date Title
JP6632462B2 (ja) 複合ウェーハの製造方法
KR102375693B1 (ko) 표면 탄성파 디바이스용 복합 기판 및 그 제조 방법과 이 복합 기판을 이용한 표면 탄성파 디바이스
KR102127260B1 (ko) 접합 방법
JP6335831B2 (ja) 接合基板の製造方法
JP4657002B2 (ja) 複合圧電基板
JP6756843B2 (ja) 複合基板の製造方法
WO2018016169A1 (ja) 弾性表面波デバイス用複合基板の製造方法
CN203851109U (zh) 复合基板
KR102410318B1 (ko) 표면 음향파 디바이스용 하이브리드 구조체
JP2019077607A (ja) タンタル酸リチウム単結晶基板及びこれの接合基板とこの製造法及びこの基板を用いた弾性表面波デバイス
JP2007134889A (ja) 複合圧電基板
KR20210068131A (ko) 음향파 디바이스들
WO2017051747A1 (ja) 接合基板及びその製造方法とこの接合基板を用いた弾性表面波デバイス
JP6771635B2 (ja) 複合ウェーハの製造方法
JP2021125496A (ja) 複合基板およびその製造方法
CN117460388A (zh) 一种复合衬底及其制备方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190415

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191001

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191210

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191210

R150 Certificate of patent or registration of utility model

Ref document number: 6632462

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150