JPH02100382A - 電界郊果型超電導トランジスタ及びその製造方法 - Google Patents
電界郊果型超電導トランジスタ及びその製造方法Info
- Publication number
- JPH02100382A JPH02100382A JP63253103A JP25310388A JPH02100382A JP H02100382 A JPH02100382 A JP H02100382A JP 63253103 A JP63253103 A JP 63253103A JP 25310388 A JP25310388 A JP 25310388A JP H02100382 A JPH02100382 A JP H02100382A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate oxide
- oxide film
- resistance layer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 230000005669 field effect Effects 0.000 title claims description 16
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 238000002425 crystallisation Methods 0.000 claims 1
- 230000008025 crystallization Effects 0.000 claims 1
- 239000002887 superconductor Substances 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 54
- 239000013078 crystal Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 239000007772 electrode material Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、超電導材料を応用した電界効果型超電導ト
ランジスタ（超電導材料を利用した電圧駆動形の超電導
トランジスタ）及びその製造方法に関する。
ランジスタ（超電導材料を利用した電圧駆動形の超電導
トランジスタ）及びその製造方法に関する。
従来の電界効果型超電導トランジスタは第３図に示す構
造である。その製造方法は次の通りである。まず、Ｓｉ
単結晶ウエハをエツチングして単結晶Ｓｉ膜ｌの片面に
凹所を形成し、その片面を酸化してゲート酸化Ｍ２を形
成し、その上にゲート電極材料を蒸着してゲート電極３
を得る。そして、単結晶Ｓｉ膜ｌの反対側面に一部絶縁
膜４を介してソース電極５とドレイン電極６を形成する
。ここで、単結晶Ｓｉ膜１の厚さは、約１１００ｎであ
る。ゲート酸化膜２は単結晶Ｓｉ膜１の表面を純酸素に
よって熱酸化して得るもので、その厚さは４Ｑｎｍ程度
である。ゲート電極３に用いるゲート電極材料は超電導
材料又はＡｌｌ’などである。ソース電極５及びドレイ
ン電極６に用いる材料は超電導材料で、極低温超電導材
料でも良いし、最近注目されている各種の高温超電導材
料でも良い。これら超電導材料の薄膜形成は抵抗加熱蒸
着法、電子ビーム蒸着法、スパッタ法、ＣＶＤ法などに
より行われ、次に、その薄膜をフォトリングラフィとへ
ｒガスによるスパッタエツチングによって、ソース電極
５とドレイン電極６が一本に繋がった電極となるように
加工し、しかる後、レジストを用いた電子線描画により
幅０．１５〜０．４μｍの開口をレジスト上に形成し、
これを通して＾「イオンで加工して、ソース電極５とド
レイン電極６を分離する（ＩＥＥＥＥｌｅｃｔｒｏｎ
Ｄｖｉｃｅ Ｌｅｔｔ、６（１９８５）２９７．
Ｐｈｙｓ、Ｒｅｖ、８３３（１９８６） ２０４２．
応用物理５４（１９８５００８９，Ｐｈｙｓ、 Ｒ
ｅｖ。
造である。その製造方法は次の通りである。まず、Ｓｉ
単結晶ウエハをエツチングして単結晶Ｓｉ膜ｌの片面に
凹所を形成し、その片面を酸化してゲート酸化Ｍ２を形
成し、その上にゲート電極材料を蒸着してゲート電極３
を得る。そして、単結晶Ｓｉ膜ｌの反対側面に一部絶縁
膜４を介してソース電極５とドレイン電極６を形成する
。ここで、単結晶Ｓｉ膜１の厚さは、約１１００ｎであ
る。ゲート酸化膜２は単結晶Ｓｉ膜１の表面を純酸素に
よって熱酸化して得るもので、その厚さは４Ｑｎｍ程度
である。ゲート電極３に用いるゲート電極材料は超電導
材料又はＡｌｌ’などである。ソース電極５及びドレイ
ン電極６に用いる材料は超電導材料で、極低温超電導材
料でも良いし、最近注目されている各種の高温超電導材
料でも良い。これら超電導材料の薄膜形成は抵抗加熱蒸
着法、電子ビーム蒸着法、スパッタ法、ＣＶＤ法などに
より行われ、次に、その薄膜をフォトリングラフィとへ
ｒガスによるスパッタエツチングによって、ソース電極
５とドレイン電極６が一本に繋がった電極となるように
加工し、しかる後、レジストを用いた電子線描画により
幅０．１５〜０．４μｍの開口をレジスト上に形成し、
これを通して＾「イオンで加工して、ソース電極５とド
レイン電極６を分離する（ＩＥＥＥＥｌｅｃｔｒｏｎ
Ｄｖｉｃｅ Ｌｅｔｔ、６（１９８５）２９７．
Ｐｈｙｓ、Ｒｅｖ、８３３（１９８６） ２０４２．
応用物理５４（１９８５００８９，Ｐｈｙｓ、 Ｒ
ｅｖ。
Ｌｅｔｔ、５４ （１９８５）２４４９． 応用物理
５６ （１９８７） ７５２）。
５６ （１９８７） ７５２）。
しかしながら、上記の構造及び製造方法にあっては、Ｓ
ｉ単結晶ウエハをエツチングして約１１００ｎの厚さの
単結晶５ｉｌｉ＊ｌを部分的に作る必要があり、凹所形
成のために高い制御性で深い溝エツチングが不可欠であ
る。更に、凹所を含めた単結晶Ｓｉ膜１をゲート酸化（
熱酸化）する過程で、熱応力などのひずみによりクラッ
ク等が発生し易く、素子の歩留りを大きく低下させてい
た。
ｉ単結晶ウエハをエツチングして約１１００ｎの厚さの
単結晶５ｉｌｉ＊ｌを部分的に作る必要があり、凹所形
成のために高い制御性で深い溝エツチングが不可欠であ
る。更に、凹所を含めた単結晶Ｓｉ膜１をゲート酸化（
熱酸化）する過程で、熱応力などのひずみによりクラッ
ク等が発生し易く、素子の歩留りを大きく低下させてい
た。
本発明は、上記問題点を解決するものであり、その目的
は、予めＳｉ単結晶ウエハをエツチングして凹所を形成
することなく、製造容易で歩留りの向上を図りうる新規
な構造を有する電界効果型超電導トランジスタと、これ
を実現する製造方法を提供することにある。
は、予めＳｉ単結晶ウエハをエツチングして凹所を形成
することなく、製造容易で歩留りの向上を図りうる新規
な構造を有する電界効果型超電導トランジスタと、これ
を実現する製造方法を提供することにある。
上記目的を達成するため、まず、本発明に係る電界効果
型超電導トランジスタの構成は、単結晶Ｓｉの片面に形
成された凹面膜を有するゲート酸化膜と、該単結晶Ｓｉ
の反対側面に形成されたソース電極及びドレイン電極を
含むものであって、該ゲート酸化膜の凹面膜は、中空に
臨むのでなく、ゲート電極に導通する低抵抗層の凸部上
に形成されてなるものである。
型超電導トランジスタの構成は、単結晶Ｓｉの片面に形
成された凹面膜を有するゲート酸化膜と、該単結晶Ｓｉ
の反対側面に形成されたソース電極及びドレイン電極を
含むものであって、該ゲート酸化膜の凹面膜は、中空に
臨むのでなく、ゲート電極に導通する低抵抗層の凸部上
に形成されてなるものである。
また、上記特殊構造を備える電界効果型超電導トランジ
スタの製造方法は、予め基板上に凸部を有する低抵抗層
を形成し、その凸部を含む面を酸化させてゲート酸化膜
を作成してから、該ゲート酸化膜上に多結晶Ｓｉ （ポ
１Ｊｓｉ）膜を積層した後、形成された多結晶Ｓｉ膜の
凸部を除去する平坦化工程と該多結晶Ｓｉ膜自体の多結
晶化工程を施し、しかる後、該低抵抗層に導通するゲー
ト電極、ソース電極及びドレイン電極を形成するもので
ある。
スタの製造方法は、予め基板上に凸部を有する低抵抗層
を形成し、その凸部を含む面を酸化させてゲート酸化膜
を作成してから、該ゲート酸化膜上に多結晶Ｓｉ （ポ
１Ｊｓｉ）膜を積層した後、形成された多結晶Ｓｉ膜の
凸部を除去する平坦化工程と該多結晶Ｓｉ膜自体の多結
晶化工程を施し、しかる後、該低抵抗層に導通するゲー
ト電極、ソース電極及びドレイン電極を形成するもので
ある。
上記の構成に係る電界効果型超電導トランジスタにあっ
ては、ゲート酸化膜の凹面膜の形成はすでに形成された
低抵抗層の凸部を基体として用いることができるので、
ゲート酸化膜及び単結晶Ｓｉ膜を容易に作成することが
できると共に、そのゲート酸化膜等の形成においては熱
応力等が低抵抗層に吸収され得るので、単結晶Ｓｉ膜自
体への影響が緩和され、クラック等の発生を抑制でき、
素子の製造歩留りが向上する。
ては、ゲート酸化膜の凹面膜の形成はすでに形成された
低抵抗層の凸部を基体として用いることができるので、
ゲート酸化膜及び単結晶Ｓｉ膜を容易に作成することが
できると共に、そのゲート酸化膜等の形成においては熱
応力等が低抵抗層に吸収され得るので、単結晶Ｓｉ膜自
体への影響が緩和され、クラック等の発生を抑制でき、
素子の製造歩留りが向上する。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図は、本発明に係る電界効果型超電導トランジスタ
の一実施例を示す縦断面図である。ｌｌはＳｉ基板で、
この上には不純物を拡散して得た凸部１２ａを有する低
抵抗層１２が形成されている。この低抵抗層１２のうち
凸部１２ａを含む面上には凹面膜１３ａを含むゲート酸
化膜１３が形成され、凸部１２ａから離れた面上にはゲ
ート電極１４が設けられている。ゲート酸化膜１３上に
は単結晶Ｓｉ膜１５が形成され、この上には一部絶縁膜
１６を介してソース電極１７及びドレイン電極１８が形
成されている。
の一実施例を示す縦断面図である。ｌｌはＳｉ基板で、
この上には不純物を拡散して得た凸部１２ａを有する低
抵抗層１２が形成されている。この低抵抗層１２のうち
凸部１２ａを含む面上には凹面膜１３ａを含むゲート酸
化膜１３が形成され、凸部１２ａから離れた面上にはゲ
ート電極１４が設けられている。ゲート酸化膜１３上に
は単結晶Ｓｉ膜１５が形成され、この上には一部絶縁膜
１６を介してソース電極１７及びドレイン電極１８が形
成されている。
かかる電界効果型超電導トランジスタにあっては、ゲー
ト酸化膜１３の凹面膜１３ａは低抵抗層１２の凸部１２
ａを基体としてこの上に形成され、しかる後車結晶Ｓ！
膜１５を順次形成し得るので、製造容易であることは勿
論、厚さ制御が簡単であり、ゲート酸化膜１３近傍のク
ラック等を防止できる。
ト酸化膜１３の凹面膜１３ａは低抵抗層１２の凸部１２
ａを基体としてこの上に形成され、しかる後車結晶Ｓ！
膜１５を順次形成し得るので、製造容易であることは勿
論、厚さ制御が簡単であり、ゲート酸化膜１３近傍のク
ラック等を防止できる。
上記トランジスタは次のプロセスにより製造される。ま
ず、第２図（Ａ）に示す如く、８１基板１１を準備し、
これに通常の半導体プロセスにより低抵抗層１２（不純
物濃度〜１０”ａｍ−’） を拡散形成し、これを通
常のフォトエツチングで選択的に除去することにより凸
部１２ａを形成する。この凸部１２ａの高さはエツチン
グ除去により〜５μｍ程度に設定しである。次に、第２
図（Ｂ）に示す如く、通常のドライ酸化（酸素雰囲気１
０００℃）により凹面膜１３ａを含むゲート酸化膜１３
を形成し、引き続き、この上にＣＶＤにより多結晶Ｓｉ
（ポリＳｉ）層２０を生成する。次に、第２図（Ｃ）
に示す如く、エッチバック法により多結晶Ｓｉ層２０の
全面エツチングして、その突出部の多結晶Ｓｉの厚さが
〜５０ｎｍとなるまで除去し、同時に全面を平坦化する
。そして、レーザアニーリング（Ａｒレーザ、出力２０
Ｗ、基板温度４８０℃、走査速度５Ｑｍｍ／ｓｅｃ ＞
によりその多結晶Ｓｉ層２０自体を準結晶化して単結晶
Ｓｉ層２１を得る。
ず、第２図（Ａ）に示す如く、８１基板１１を準備し、
これに通常の半導体プロセスにより低抵抗層１２（不純
物濃度〜１０”ａｍ−’） を拡散形成し、これを通
常のフォトエツチングで選択的に除去することにより凸
部１２ａを形成する。この凸部１２ａの高さはエツチン
グ除去により〜５μｍ程度に設定しである。次に、第２
図（Ｂ）に示す如く、通常のドライ酸化（酸素雰囲気１
０００℃）により凹面膜１３ａを含むゲート酸化膜１３
を形成し、引き続き、この上にＣＶＤにより多結晶Ｓｉ
（ポリＳｉ）層２０を生成する。次に、第２図（Ｃ）
に示す如く、エッチバック法により多結晶Ｓｉ層２０の
全面エツチングして、その突出部の多結晶Ｓｉの厚さが
〜５０ｎｍとなるまで除去し、同時に全面を平坦化する
。そして、レーザアニーリング（Ａｒレーザ、出力２０
Ｗ、基板温度４８０℃、走査速度５Ｑｍｍ／ｓｅｃ ＞
によりその多結晶Ｓｉ層２０自体を準結晶化して単結晶
Ｓｉ層２１を得る。
次に、第２図（Ｄ）に示す如くゲートのコンタクト領域
を形成するため、凸部１２ａから離れたゲート酸化膜１
２及び単結晶８１層の部分を通常のフォトプロセスによ
り一部除去し、低抵抗層１２を露出させる。次に、第２
図（Ｅ）に示す如く、ＣＶ ＤＳｉＯ。
を形成するため、凸部１２ａから離れたゲート酸化膜１
２及び単結晶８１層の部分を通常のフォトプロセスによ
り一部除去し、低抵抗層１２を露出させる。次に、第２
図（Ｅ）に示す如く、ＣＶ ＤＳｉＯ。
（絶縁膜１６）を〜１μｍ堆積させ、活性領域１８ａ及
びゲートコンタクトホール１８ｂのフォトｚ 、７チン
グを行う。次に、第２図（Ｆ）に示す如く、超電導電極
材料（ＹＢＡＣＯ系）２２を蒸着した後、第２図（Ｇ）
に示す如く、従来プロセスを用い、低抵抗層１２に導通
するゲート電極１４、ソース電極１７及びドレイン電極
１８を相互分離させて形成する。
びゲートコンタクトホール１８ｂのフォトｚ 、７チン
グを行う。次に、第２図（Ｆ）に示す如く、超電導電極
材料（ＹＢＡＣＯ系）２２を蒸着した後、第２図（Ｇ）
に示す如く、従来プロセスを用い、低抵抗層１２に導通
するゲート電極１４、ソース電極１７及びドレイン電極
１８を相互分離させて形成する。
このように、上記製造方法によって第１図示の電界効果
型超電導トランジスタが実現されるが、上記Ｓｏｌ技術
を用いたので、基板加工はたかだか数μｍの凸部１２ａ
を形成するだけのエツチング加工で済む上、ゲート酸化
膜１３は基板Ｓｉの酸化で形成されるから、仮に応力が
内在しても、基板Ｓｉがこれを吸収し、単結晶Ｓｉ膜１
５への影響が軽減される。更に、単結晶Ｓｉ膜１５はＳ
ｏｌ技術により形成されるため、その膜厚制御は多結晶
Ｓｉの膜厚で一義的に精度良く決定される。
型超電導トランジスタが実現されるが、上記Ｓｏｌ技術
を用いたので、基板加工はたかだか数μｍの凸部１２ａ
を形成するだけのエツチング加工で済む上、ゲート酸化
膜１３は基板Ｓｉの酸化で形成されるから、仮に応力が
内在しても、基板Ｓｉがこれを吸収し、単結晶Ｓｉ膜１
５への影響が軽減される。更に、単結晶Ｓｉ膜１５はＳ
ｏｌ技術により形成されるため、その膜厚制御は多結晶
Ｓｉの膜厚で一義的に精度良く決定される。
以上説明したように、本発明に係る電界効果型超電導ト
ランジスタは、ゲート酸化膜の凹面膜がゲート電極に導
通ずる低抵抗層の凸部上に形成されてなる点に特徴を有
するものであるから、従来の半導体プロセス上にＳＯＴ
技術による薄膜積層化によってゲート酸化膜たる凹面膜
及び単結晶Ｓｉ層を容易に作成でき、製造時の応力の影
響が軽減された高品質低コストのインテリジェント化デ
バイスが実現される。また、本発明に係る電界効果型超
電導トランジスタの製造方法によれば、膜厚管理がたや
すく歩留り良く、上記構造に係るトランジスタを得るこ
とができる。
ランジスタは、ゲート酸化膜の凹面膜がゲート電極に導
通ずる低抵抗層の凸部上に形成されてなる点に特徴を有
するものであるから、従来の半導体プロセス上にＳＯＴ
技術による薄膜積層化によってゲート酸化膜たる凹面膜
及び単結晶Ｓｉ層を容易に作成でき、製造時の応力の影
響が軽減された高品質低コストのインテリジェント化デ
バイスが実現される。また、本発明に係る電界効果型超
電導トランジスタの製造方法によれば、膜厚管理がたや
すく歩留り良く、上記構造に係るトランジスタを得るこ
とができる。
第１図は、本発明に係る電界効果型超電導トランジスタ
の一実施例を示す縦断面図である。 第２図（Ａ＞乃至（Ｇ）は、本発明に係る電界効果型超
電導トランジスタの製造方法の一実施例における各製造
工程を示す縦断面図である。 第３図は、従来の電界効果型超電導トランジスタの一例
を示す縦断面図である。 １．１５ 単結晶Ｓ！膜、２．１３ ゲート酸化膜、
３．１４ ゲート電極、４．１６ 絶縁膜、５．１７ソ
ース電極、６．１８ ドレイン電極、１１Ｓ」基板、１
２ 低抵抗層、１２ａ 凸部、１３ ゲート酸化
膜、１３８ 凹面部、１８ａ 活性領域、１８ｂ
’ｆ−１−コンタクトホール、２０ 多結晶Ｓｉ層
、２１ 単結晶８１層、２２ 超電導電極材料。 第 図 第 図
の一実施例を示す縦断面図である。 第２図（Ａ＞乃至（Ｇ）は、本発明に係る電界効果型超
電導トランジスタの製造方法の一実施例における各製造
工程を示す縦断面図である。 第３図は、従来の電界効果型超電導トランジスタの一例
を示す縦断面図である。 １．１５ 単結晶Ｓ！膜、２．１３ ゲート酸化膜、
３．１４ ゲート電極、４．１６ 絶縁膜、５．１７ソ
ース電極、６．１８ ドレイン電極、１１Ｓ」基板、１
２ 低抵抗層、１２ａ 凸部、１３ ゲート酸化
膜、１３８ 凹面部、１８ａ 活性領域、１８ｂ
’ｆ−１−コンタクトホール、２０ 多結晶Ｓｉ層
、２１ 単結晶８１層、２２ 超電導電極材料。 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １）単結晶Ｓｉ膜の片面に形成された凹面膜を有するゲ
ート酸化膜と、該単結晶Ｓｉ膜の反対側面に形成された
ソース電極及びドレイン電極を含む電界効果型超電導ト
ランジスタであって、該ゲート酸化膜の凹面膜がゲート
電極に導通する低抵抗層の凸部上に形成されてなること
を特徴とする電界効果型超電導トランジスタ。 ２）基板上に凸部を有する低抵抗層を形成し、その凸部
を含んだ面を酸化させてゲート酸化膜を作成し、該ゲー
ト酸化膜上に多結晶Ｓｉ膜を積層した後、形成された多
結晶Ｓｉ膜の凸部を除去する平坦化工程と該多結晶Ｓｉ
膜自体の単結晶化工程を施し、しかる後、該低抵抗層に
導通するゲート電極、ソース電極及びドレイン電極を形
成することを特徴とする電界効果型超電導トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253103A JPH02100382A (ja) | 1988-10-07 | 1988-10-07 | 電界郊果型超電導トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253103A JPH02100382A (ja) | 1988-10-07 | 1988-10-07 | 電界郊果型超電導トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02100382A true JPH02100382A (ja) | 1990-04-12 |
Family
ID=17246534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63253103A Pending JPH02100382A (ja) | 1988-10-07 | 1988-10-07 | 電界郊果型超電導トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02100382A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5388068A (en) * | 1990-05-02 | 1995-02-07 | Microelectronics & Computer Technology Corp. | Superconductor-semiconductor hybrid memory circuits with superconducting three-terminal switching devices |
| US6890766B2 (en) | 1999-03-17 | 2005-05-10 | International Business Machines Corporation | Dual-type thin-film field-effect transistors and applications |
| CN102668099A (zh) * | 2010-05-14 | 2012-09-12 | 松下电器产业株式会社 | 挠性半导体装置及其制造方法、以及图像显示装置 |
-
1988
- 1988-10-07 JP JP63253103A patent/JPH02100382A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5388068A (en) * | 1990-05-02 | 1995-02-07 | Microelectronics & Computer Technology Corp. | Superconductor-semiconductor hybrid memory circuits with superconducting three-terminal switching devices |
| US6890766B2 (en) | 1999-03-17 | 2005-05-10 | International Business Machines Corporation | Dual-type thin-film field-effect transistors and applications |
| CN102668099A (zh) * | 2010-05-14 | 2012-09-12 | 松下电器产业株式会社 | 挠性半导体装置及其制造方法、以及图像显示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0883805A (ja) | 半導体装置及びその製造方法 | |
| JPH09115921A (ja) | 半導体装置及びその製造方法 | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JPH02100382A (ja) | 電界郊果型超電導トランジスタ及びその製造方法 | |
| JPH05251637A (ja) | 半導体装置およびその製造方法 | |
| JPS63119576A (ja) | 薄膜トランジスターの活性領域の形成方法 | |
| JPS61187274A (ja) | 薄膜トランジスタの製造方法 | |
| JPH05190854A (ja) | 半導体装置の製造方法 | |
| JPS62202559A (ja) | 半導体装置及びその製造方法 | |
| JPS5931865B2 (ja) | 半導体装置 | |
| JPH10144784A (ja) | 半導体装置及びその製造方法 | |
| JPH02130852A (ja) | 半導体装置 | |
| JPS61166074A (ja) | 絶縁ゲ−ト型トランジスタ及びその製造方法 | |
| JPH04328872A (ja) | 多結晶薄膜トランジスタの製造方法及び多結晶薄膜トランジスタ | |
| JPS62206873A (ja) | 半導体装置の製造方法 | |
| JPH0313745B2 (ja) | ||
| JP3249370B2 (ja) | 超電導デバイス | |
| JPS5885529A (ja) | 半導体装置の製造方法 | |
| JPH04113677A (ja) | 薄膜トランジスタとその製造方法 | |
| JPH0546706B2 (ja) | ||
| JPH0320086A (ja) | 半導体記憶装置の製造方法 | |
| JPH05343687A (ja) | 薄膜トランジスタ | |
| JPH0245929A (ja) | 半導体装置の製造方法 | |
| JPH02246120A (ja) | 薄膜トランジスタの製造方法 | |
| JPH06275619A (ja) | 半導体素子の形成方法 |