JPS61166074A - 絶縁ゲ−ト型トランジスタ及びその製造方法 - Google Patents
絶縁ゲ−ト型トランジスタ及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型トランジスタに係り、特に絶縁基
体上の半導体層上に形成される絶縁ゲート型トランジス
タの構造に関する。
体上の半導体層上に形成される絶縁ゲート型トランジス
タの構造に関する。
絶縁ゲート型デバイス（ＭＯＳデバイス）において、素
子間分離耐圧の向上、寄生容量の低減による動作速度の
向上、更には高集積化手段としての３次元デバイスの構
成等の面から、絶縁膜等の絶縁基体上にシリコン層を形
成し、該シリコン層に半導体素子を作り付けるＳ ０１
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造
が注目されている。
子間分離耐圧の向上、寄生容量の低減による動作速度の
向上、更には高集積化手段としての３次元デバイスの構
成等の面から、絶縁膜等の絶縁基体上にシリコン層を形
成し、該シリコン層に半導体素子を作り付けるＳ ０１
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造
が注目されている。
然しながら該ＳＯＩ構造のＭＯＳデバイスにおいては、
絶縁基体上のシリコン層が、シリコン単結晶基板の場合
と異なり完全に結晶粒界がない単結晶とはなっていない
ために、リーク電流の増大。
絶縁基体上のシリコン層が、シリコン単結晶基板の場合
と異なり完全に結晶粒界がない単結晶とはなっていない
ために、リーク電流の増大。
闇値電圧の変動等によって該デバイスがシリコン単結晶
基板に形成される通常のＭＯＳデバイスに比べて性能的
に劣るという問題があり、該Ｓｏｌ構造のＭＯＳデバイ
スの性能向上が強く要望されている。
基板に形成される通常のＭＯＳデバイスに比べて性能的
に劣るという問題があり、該Ｓｏｌ構造のＭＯＳデバイ
スの性能向上が強く要望されている。
Ｓｏｌ構造のＭＯＳトランジスタは、従来第３図（ａｌ
乃至（ｅｌの工程断面図に示すような方法で形成されて
いた。
乃至（ｅｌの工程断面図に示すような方法で形成されて
いた。
第３図（ａｌ参照
即ち、先ずシリコン基板１上に例えば熱酸化法により厚
さｌｐｍ程度の二酸化シリコン（Ｓｔａｇ）絶縁膜２を
形成し、 次いで該Ｓ ｉ Ｏｚ絶縁膜２上に化学気相成長（ＣＶ
Ｄ）法により厚さ例えば４０００人程度０多結晶（若し
く非晶質）シリコン層３を形成する。
さｌｐｍ程度の二酸化シリコン（Ｓｔａｇ）絶縁膜２を
形成し、 次いで該Ｓ ｉ Ｏｚ絶縁膜２上に化学気相成長（ＣＶ
Ｄ）法により厚さ例えば４０００人程度０多結晶（若し
く非晶質）シリコン層３を形成する。
第３図（ｂ）参照
次いで該多結晶シリコン層３上にＣＶＤ法により反射防
止膜４を形成した後、 該多結晶シリコン層３の全面上をアルゴンイオン・レー
ザビームしＢにより走査して順次溶融し該シリコン層３
を再結晶シリコン層１０３とする。なお２０３はシリコ
ン溶融領域を示す。
止膜４を形成した後、 該多結晶シリコン層３の全面上をアルゴンイオン・レー
ザビームしＢにより走査して順次溶融し該シリコン層３
を再結晶シリコン層１０３とする。なお２０３はシリコ
ン溶融領域を示す。
第４図は該レーザビーム走査の方法を示す模式平面図で
、走査は例えば基板側を動かして矢印ｍのように蛇行し
て行う。そして蛇行ピッチｐは図示のようにビームスポ
ットＳの直径りより狭くして、溶融領域がオーバラップ
するようにする。
、走査は例えば基板側を動かして矢印ｍのように蛇行し
て行う。そして蛇行ピッチｐは図示のようにビームスポ
ットＳの直径りより狭くして、溶融領域がオーバラップ
するようにする。
第３図（Ｃ）参照
次いで上記再結晶シリコン層１０３に例えば硼素（Ｂ）
をイオン注入し、所定のアニール処理を施して該再結晶
シリコン層１０３をｐ型とし、次いで該再結晶シリコン
層１０３を所定のトランジスタ形状にパターンニングし
て該ｓｉＯ□絶縁膜２上にｐ型の再結晶シリコン層パタ
ーン１０３ａを形成する。
をイオン注入し、所定のアニール処理を施して該再結晶
シリコン層１０３をｐ型とし、次いで該再結晶シリコン
層１０３を所定のトランジスタ形状にパターンニングし
て該ｓｉＯ□絶縁膜２上にｐ型の再結晶シリコン層パタ
ーン１０３ａを形成する。
第３図（ｄ）参照
次いで通常のＭＯＳ）ランジスタの形成方法に従って、
熱酸化法により該再結晶シリコン層パターン１０３ａ上
にゲート酸化膜５を形成し、 ＣＶＤ法により該主面上に多結晶シリコン層を形成し、 該多結晶シリコン層のパターンニングを行って該ゲート
酸化膜５上に多結晶シリコン・ゲート電極６を形成し、 該ゲート電極６をマスクにして砒素（Ａｓ）のイオン注
入を行い、所定のアニール処理を行って、ｎ゛型ソース
領域７及びｎ＋型トドレイン領域８形成する。
にゲート酸化膜５を形成し、 ＣＶＤ法により該主面上に多結晶シリコン層を形成し、 該多結晶シリコン層のパターンニングを行って該ゲート
酸化膜５上に多結晶シリコン・ゲート電極６を形成し、 該ゲート電極６をマスクにして砒素（Ａｓ）のイオン注
入を行い、所定のアニール処理を行って、ｎ゛型ソース
領域７及びｎ＋型トドレイン領域８形成する。
第３図蛸参照
そして以後通常の方法により、眉間絶縁膜９を形成し、
該眉間絶縁膜９にコンタクト窓１０を形成し、該層間絶
縁膜９上にソース配線１１及びドレイン配線１２を形成
しＳｏｌ構造のＭＯ３Ｉ−ランジスタが完成せしめられ
ていた。
該眉間絶縁膜９にコンタクト窓１０を形成し、該層間絶
縁膜９上にソース配線１１及びドレイン配線１２を形成
しＳｏｌ構造のＭＯ３Ｉ−ランジスタが完成せしめられ
ていた。
上記第グ図ｆｂｌの工程説明から明らかなように従来の
ＳＯＩ型ＭＯＳトランジスタの製造方法においてば、５
ｉ０２絶縁膜２全面上の多結晶シリコン層３を一様に再
結晶させて単結晶化しようとしていた。然し現在の技術
ではこれは殆ど不可能であり、該シリコン層は複数の小
単結晶領域の集合体である結晶粒界を含んだ再結晶シリ
コン層１０３となる。
ＳＯＩ型ＭＯＳトランジスタの製造方法においてば、５
ｉ０２絶縁膜２全面上の多結晶シリコン層３を一様に再
結晶させて単結晶化しようとしていた。然し現在の技術
ではこれは殆ど不可能であり、該シリコン層は複数の小
単結晶領域の集合体である結晶粒界を含んだ再結晶シリ
コン層１０３となる。
（上記技術ではチップ・サイズで単結晶化することも極
めて困難である。） そのため該３０１層に形成されるＭＯＳトランジスタの
チャネル領域内に上記結晶粒界が存在した場合には、ソ
ース、ドレイン領域形成後に行われるゲート酸化膜の表
面準位を減少させるためのアニール処理（１０５０℃程
度）、眉間絶縁膜のりフロー処理（１０５０℃程度）に
よって上記結晶粒界を伝ってソース、ドレイン領域の不
純物が急速に拡散し、ソース−ドレイン間ショート、闇
値電圧の変動、リーク電流の増大等の性能劣化を生じ、
製造歩留りも大幅に低下するという問題があった。
めて困難である。） そのため該３０１層に形成されるＭＯＳトランジスタの
チャネル領域内に上記結晶粒界が存在した場合には、ソ
ース、ドレイン領域形成後に行われるゲート酸化膜の表
面準位を減少させるためのアニール処理（１０５０℃程
度）、眉間絶縁膜のりフロー処理（１０５０℃程度）に
よって上記結晶粒界を伝ってソース、ドレイン領域の不
純物が急速に拡散し、ソース−ドレイン間ショート、闇
値電圧の変動、リーク電流の増大等の性能劣化を生じ、
製造歩留りも大幅に低下するという問題があった。
〔問題点を解決するための手段〕
上記問題点の解決は、絶縁基体上に配設された再結晶半
導体層に形成され、少なくともチャネル領域のみが選択
的に結晶粒界のない単結晶層よりなる本発明による絶縁
ゲート型トランジスタ、及び絶縁基体上に非単結晶半導
体層を成長させる工程と、該半導体層上に反射防止膜を
形成する工程と、該反射防止膜に該半導体層に形成され
るトランジスタのチャネルとなる領域を表出する開孔を
形成する工程と、該反射防止膜上からレーザ・ビ−ム走
査を行って該半導体層を順次溶融再結晶させ該開孔の下
部に選択的に単結晶領域を形成する工程と、該単結晶領
域上に絶縁ゲートを形成する工程とを含む本発明による
絶縁ゲート型トランジスタの製造方法によって達成され
る。
導体層に形成され、少なくともチャネル領域のみが選択
的に結晶粒界のない単結晶層よりなる本発明による絶縁
ゲート型トランジスタ、及び絶縁基体上に非単結晶半導
体層を成長させる工程と、該半導体層上に反射防止膜を
形成する工程と、該反射防止膜に該半導体層に形成され
るトランジスタのチャネルとなる領域を表出する開孔を
形成する工程と、該反射防止膜上からレーザ・ビ−ム走
査を行って該半導体層を順次溶融再結晶させ該開孔の下
部に選択的に単結晶領域を形成する工程と、該単結晶領
域上に絶縁ゲートを形成する工程とを含む本発明による
絶縁ゲート型トランジスタの製造方法によって達成され
る。
即ち本発明は、ＳＯＩ技術において小領域であれば結晶
粒界のない単結晶領域を再現性良く形成することが極め
て容易なことから、少なくとも絶縁ゲート型トランジス
タの性能劣化に最も影響を及ぼすチャネル領域のみを選
択的に結晶粒界の存在しない単結晶領域とするＳＯＩ構
造の絶縁ゲート型トランジスタとその製造方法を提案す
るものであり、これによってＳｏｌ構造の性能劣化が防
止されその製造歩留りの向上が図れる。
粒界のない単結晶領域を再現性良く形成することが極め
て容易なことから、少なくとも絶縁ゲート型トランジス
タの性能劣化に最も影響を及ぼすチャネル領域のみを選
択的に結晶粒界の存在しない単結晶領域とするＳＯＩ構
造の絶縁ゲート型トランジスタとその製造方法を提案す
るものであり、これによってＳｏｌ構造の性能劣化が防
止されその製造歩留りの向上が図れる。
以下本発明を一実施例について、第１図（ａｌ乃至（ｇ
ｌに示す製造工程断面図、及び第２図に示すレーデ・ビ
ーム走査における温度プロファイル図を参照し、製造方
法によって具体的に説明する。
ｌに示す製造工程断面図、及び第２図に示すレーデ・ビ
ーム走査における温度プロファイル図を参照し、製造方
法によって具体的に説明する。
全図を通じ同一対象物は同一符号で示す。
第１図（ａ）参照
本発明に係わるＳＯ■構造のＭＯＳ）ランジスタを形成
する際には、従来通りシリコン基板１上に熱酸化法で厚
さ１μｍ程度のＳｉＯ，絶縁膜２を形成し、該絶縁膜２
上にＣＶＤ法により厚さ例えば４０００人程度０多結晶
（若しくは非晶質）シリコン層３を形成し、所定濃度の
硼素（Ｂ）をイオン注入して該多結晶シリコン層３をｐ
型化する。
する際には、従来通りシリコン基板１上に熱酸化法で厚
さ１μｍ程度のＳｉＯ，絶縁膜２を形成し、該絶縁膜２
上にＣＶＤ法により厚さ例えば４０００人程度０多結晶
（若しくは非晶質）シリコン層３を形成し、所定濃度の
硼素（Ｂ）をイオン注入して該多結晶シリコン層３をｐ
型化する。
第１図（ｂ）参照
次いで例えば熱酸化法で該多結晶シリコンＮ３上に厚さ
３００人程０のＳｉＯ□薄膜２１を形成し、次いでＣＶ
Ｄ法により該５ｉＯｚｌ膜２１上に厚さ３００ Ａ程度
の窒化シリコン（ＳｉＪｎ ）膜２２を形成し、次いで
通常のフォｉ・リソグラフィ技術により、該５ｉｓＮ４
膜２２と５ｉＯｚ薄膜２１にＭＯＳトランジスタのチャ
ネルが形成される領域Ａｃｈを表出する開孔２３を形成
する。
３００人程０のＳｉＯ□薄膜２１を形成し、次いでＣＶ
Ｄ法により該５ｉＯｚｌ膜２１上に厚さ３００ Ａ程度
の窒化シリコン（ＳｉＪｎ ）膜２２を形成し、次いで
通常のフォｉ・リソグラフィ技術により、該５ｉｓＮ４
膜２２と５ｉＯｚ薄膜２１にＭＯＳトランジスタのチャ
ネルが形成される領域Ａｃｈを表出する開孔２３を形成
する。
なお５ｉｆｔ薄膜２１とＳｉ３Ｎ４膜２２は反射防止膜
４であり、Ｓｉ３Ｎ、膜２２は且つ溶融したシリコン層
が変形するのを押さえる働きをも兼ねる。
４であり、Ｓｉ３Ｎ、膜２２は且つ溶融したシリコン層
が変形するのを押さえる働きをも兼ねる。
第１図（Ｃ１参照
次いで上記基板を例えば４５０℃程度に空気中で加熱し
た状態で、上記反射防止膜４上から該基板面を例えばア
ルゴンイオン・レーザビームＬＢにより矢印ｍ（第４図
と同様）のように走査し、該多結晶シリコン層３を順次
溶融再結晶させて該シリコン層を再結晶シリコン層１０
３とする。（２０３は溶融シリコン領域） なおこの際のレーザビームは、反射率２〜５％程度の反
射防止膜４下部ではシリコンが十分に溶融され、反射率
３２〜４０％を有するシリコン面は直に当たったレーザ
ビームによっては溶融されないような強度及び走査速度
に調整される。
た状態で、上記反射防止膜４上から該基板面を例えばア
ルゴンイオン・レーザビームＬＢにより矢印ｍ（第４図
と同様）のように走査し、該多結晶シリコン層３を順次
溶融再結晶させて該シリコン層を再結晶シリコン層１０
３とする。（２０３は溶融シリコン領域） なおこの際のレーザビームは、反射率２〜５％程度の反
射防止膜４下部ではシリコンが十分に溶融され、反射率
３２〜４０％を有するシリコン面は直に当たったレーザ
ビームによっては溶融されないような強度及び走査速度
に調整される。
かかる条件の一例は、
レーザ出力 １０Ｗ
ビーム・スポット径 ５０μｍ
走査速度 ５ｃｍ／秒
程度である。
上記条件のレーザビーム走査により反射防止膜の開孔２
３の下部領域はレーザビームの中心が開孔２３の中心を
通過した際第２図のカーブＣに示すような温度プロファ
イルになり、該領域のシリコン層は周囲の反射防止膜４
下部の溶融されているシリコン層の余熱によって溶融さ
れる。
３の下部領域はレーザビームの中心が開孔２３の中心を
通過した際第２図のカーブＣに示すような温度プロファ
イルになり、該領域のシリコン層は周囲の反射防止膜４
下部の溶融されているシリコン層の余熱によって溶融さ
れる。
そしてビーム通過後最低温度の中心部から再結晶化が始
まって順次周囲に成長するので該領域は結晶粒界のない
単結晶領域１１３となり、反射防止膜４の下部領域は従
来同様の再結晶シリコン層１０３となる。
まって順次周囲に成長するので該領域は結晶粒界のない
単結晶領域１１３となり、反射防止膜４の下部領域は従
来同様の再結晶シリコン層１０３となる。
なお前述したようにオーバラップして走査されるレーザ
ビームの中心以外の部分が開孔２３上を通過しても、単
結晶領域１１３が再び溶融されることはないので、開孔
部の結晶粒界の無い単結晶領域はその侭維持される。
ビームの中心以外の部分が開孔２３上を通過しても、単
結晶領域１１３が再び溶融されることはないので、開孔
部の結晶粒界の無い単結晶領域はその侭維持される。
また上記レーザビーム走査において、ビーム・スポット
系は少なくとも走査方向に直角な方向の開孔２３幅より
大きいことが必要である。
系は少なくとも走査方向に直角な方向の開孔２３幅より
大きいことが必要である。
第１図（ｄ）参照
反射防止膜４のＳｉ３Ｎｍ膜２２を燐酸ボイル等の方法
で除去し、ＳｉＯ□薄膜２１を弗酸系の液で除去した後
、通常のフォトリソグラフィ技術により上記単結晶領域
１１３を含む再結晶シリコン層１０３をトランジスタ形
状にパターンニングする。ＰＬｒは同トランジスタ形状
シリコンパターンを示す。
で除去し、ＳｉＯ□薄膜２１を弗酸系の液で除去した後
、通常のフォトリソグラフィ技術により上記単結晶領域
１１３を含む再結晶シリコン層１０３をトランジスタ形
状にパターンニングする。ＰＬｒは同トランジスタ形状
シリコンパターンを示す。
第１図ｆｅ）参照
次いで熱酸化法により該パターンＰｔｒのシリコン層（
１１３及び１０３）の表面に所定の厚さのゲート酸化膜
５を形成し、次いでＣＶＤ法で該基板上に厚さ例えば４
０００人程度０多結晶シリコン層を形成し、通常のフォ
トリソグラフィ技術によって該多結晶シリコン層のパタ
ーンニングを行って該シリコンパターンＰｔｒの単結晶
領域１１３上に多結晶シリコン・ゲート電極６を形成す
る。
１１３及び１０３）の表面に所定の厚さのゲート酸化膜
５を形成し、次いでＣＶＤ法で該基板上に厚さ例えば４
０００人程度０多結晶シリコン層を形成し、通常のフォ
トリソグラフィ技術によって該多結晶シリコン層のパタ
ーンニングを行って該シリコンパターンＰｔｒの単結晶
領域１１３上に多結晶シリコン・ゲート電極６を形成す
る。
第１図（ｆ）参照
次いで通常とおりゲート電極６をマスクにしシリコンパ
ターンＰｔｒの再結晶シリコン層１０３に砒素（Ａｓ）
を所定の高濃度にイオン注入し、所定のアニール処理を
施してｎ゛型ソース領域７及びｎ゛型ドレイン領域８を
形成し、本発明の特徴を有するトランジスタ構造が完成
する。
ターンＰｔｒの再結晶シリコン層１０３に砒素（Ａｓ）
を所定の高濃度にイオン注入し、所定のアニール処理を
施してｎ゛型ソース領域７及びｎ゛型ドレイン領域８を
形成し、本発明の特徴を有するトランジスタ構造が完成
する。
即ち本発明の構造においては、例えば上記の方法によっ
て５ｉ（ｈ絶縁膜２上の再結晶シリコン層１０３よりな
るシリコンパターンｐｔｒに選択的に形成された結晶粒
界のない単結晶領域１１３上にゲート酸化膜５及びゲー
ト電極６よりなる絶縁ゲートが形成されてなっており、
該単結晶領域１１３内にチャネル領域ｃｈが形成される
。
て５ｉ（ｈ絶縁膜２上の再結晶シリコン層１０３よりな
るシリコンパターンｐｔｒに選択的に形成された結晶粒
界のない単結晶領域１１３上にゲート酸化膜５及びゲー
ト電極６よりなる絶縁ゲートが形成されてなっており、
該単結晶領域１１３内にチャネル領域ｃｈが形成される
。
従って以後の高温熱処理工程におけるソース。
ドレイン領域の不純物の拡散による、ソース−ドレイン
間ショート、闇値電圧の変動、リーク電流の増大等は防
止され、且つチャネル領域のキャリア易動度も低下しな
いので動作速度の低下も防止される。
間ショート、闇値電圧の変動、リーク電流の増大等は防
止され、且つチャネル領域のキャリア易動度も低下しな
いので動作速度の低下も防止される。
第１図（ｇ）参照
そして以後通常の方法により、眉間絶縁膜９を形成し、
該眉間絶縁膜９にコンタクト窓１０を形成し、該層間絶
縁膜９上にソース配線１１及びドレイン配線１２を形成
し本発明に係わるｓｏｒ構造のＭＯＳトランジスタが完
成せしめらる。
該眉間絶縁膜９にコンタクト窓１０を形成し、該層間絶
縁膜９上にソース配線１１及びドレイン配線１２を形成
し本発明に係わるｓｏｒ構造のＭＯＳトランジスタが完
成せしめらる。
以上説明のように本発明に係わるＳｏｌ構造のＭＯＳト
ランジスタ即ち絶縁基体上の絶縁ゲート型トランジスタ
においては、ソース及びドレイン領域は再結晶シリコン
層に形成されるが、少なくともゲート下部のチャネル領
域は、該再結晶シリコン層内に選択的に形成した単結晶
領域に形成されるので、ソース−ドレイン間ショート、
闇値電圧の変動、リーク電流の増大等は防止され、且つ
チャネル領域のキャリア易動度も低下しないので動作速
度の低下も防止される。
ランジスタ即ち絶縁基体上の絶縁ゲート型トランジスタ
においては、ソース及びドレイン領域は再結晶シリコン
層に形成されるが、少なくともゲート下部のチャネル領
域は、該再結晶シリコン層内に選択的に形成した単結晶
領域に形成されるので、ソース−ドレイン間ショート、
闇値電圧の変動、リーク電流の増大等は防止され、且つ
チャネル領域のキャリア易動度も低下しないので動作速
度の低下も防止される。
従って本発明はＳＯ［構造の半導体集積回路装置等の性
能及び製造歩留りの向上に有効である。
能及び製造歩留りの向上に有効である。
第１図（ａ）乃至ｆｇ）は本発明に係わるＳＯＩ構造の
絶縁ゲート型トランジスタの製造方法の一実施例を示す
工程断面図。 第２図はレーザビーム走査における温度プロファイル図
、 第３図（ａｌ乃至（ｅｌは従来の製造方法を示す工程断
面図、 第４図はレーザビーム走査の方法を示す模式平面図であ
る。 図において、 ｌはシリコン基板、 ２は二酸化シリコン絶縁膜、 ３は多結晶シリコン層、 ４は反射防止膜、 ５はゲート酸化膜、 ６はゲート電極、 ７はソース領域、 ８はドレイン領域、 ２１は二酸化シリコン薄膜、 ２２は窒化シリコン膜、 １０３は再結晶シリコン層、 １１３は単結晶領域、 ２０３は溶融シリコン領域、 ｃｈはチャネル領域、 Ａｃｈはチャネル形成領域、 ＬＢはレーザビーム を示す。 算 ｊ 叫 第３ 悶 阜３ 呵 寮４叫 ヒ円
絶縁ゲート型トランジスタの製造方法の一実施例を示す
工程断面図。 第２図はレーザビーム走査における温度プロファイル図
、 第３図（ａｌ乃至（ｅｌは従来の製造方法を示す工程断
面図、 第４図はレーザビーム走査の方法を示す模式平面図であ
る。 図において、 ｌはシリコン基板、 ２は二酸化シリコン絶縁膜、 ３は多結晶シリコン層、 ４は反射防止膜、 ５はゲート酸化膜、 ６はゲート電極、 ７はソース領域、 ８はドレイン領域、 ２１は二酸化シリコン薄膜、 ２２は窒化シリコン膜、 １０３は再結晶シリコン層、 １１３は単結晶領域、 ２０３は溶融シリコン領域、 ｃｈはチャネル領域、 Ａｃｈはチャネル形成領域、 ＬＢはレーザビーム を示す。 算 ｊ 叫 第３ 悶 阜３ 呵 寮４叫 ヒ円
Claims (1)
- 【特許請求の範囲】 １、絶縁基体上に配設された半導体再結晶層に形成され
、少なくともチャネル領域のみが選択的に結晶粒界のな
い単結晶層よりなることを特徴とする絶縁ゲート型トラ
ンジスタ。 ２、絶縁基体上に非単結晶半導体層を成長させる工程と
、該半導体層上に反射防止膜を形成する工程と、該反射
防止膜に該半導体層に形成されるトランジスタのチャネ
ルとなる領域を表出する開孔を形成する工程と、該反射
防止膜上からレーザ・ビーム走査を行って該半導体層を
順次溶融再結晶させ該開孔の下部に選択的に単結晶領域
を形成する工程と、該単結晶領域上に絶縁ゲートを形成
する工程とを含むことを特徴とする絶縁ゲート型トラン
ジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006221A JPS61166074A (ja) | 1985-01-17 | 1985-01-17 | 絶縁ゲ−ト型トランジスタ及びその製造方法 |
| EP85111301A EP0178447B1 (en) | 1984-10-09 | 1985-09-06 | A manufacturing method of an integrated circuit based on semiconductor-on-insulator technology |
| DE8585111301T DE3587100T2 (de) | 1984-10-09 | 1985-09-06 | Verfahren zur herstellung einer auf der halbleiter-auf-isolator-technologie basierenden integrierten schaltung. |
| KR1019850007151A KR900000561B1 (ko) | 1984-10-09 | 1985-09-27 | 반도체 집적회로의 제법 및 그를 이용하여 제조된 장치 |
| US07/513,045 US5077233A (en) | 1984-10-09 | 1990-04-23 | Method for recrystallizing specified portions of a non-crystalline semiconductor material to fabricate a semiconductor device therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006221A JPS61166074A (ja) | 1985-01-17 | 1985-01-17 | 絶縁ゲ−ト型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61166074A true JPS61166074A (ja) | 1986-07-26 |
Family
ID=11632460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006221A Pending JPS61166074A (ja) | 1984-10-09 | 1985-01-17 | 絶縁ゲ−ト型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61166074A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01261869A (ja) * | 1988-04-13 | 1989-10-18 | Agency Of Ind Science & Technol | 半導体装置 |
| EP0495562A2 (en) * | 1991-01-14 | 1992-07-22 | Nippon Telegraph And Telephone Corporation | Field-effect semiconductor device and method of manufacturing the same |
| US6168980B1 (en) | 1992-08-27 | 2001-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JP2002057344A (ja) * | 2000-08-14 | 2002-02-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5826094A (ja) * | 1981-08-08 | 1983-02-16 | Fujitsu Ltd | 非単結晶半導体層の単結晶化方法 |
| JPS59125612A (ja) * | 1983-01-06 | 1984-07-20 | Nec Corp | 単結晶薄膜形成装置 |
| JPS59195871A (ja) * | 1983-04-20 | 1984-11-07 | Mitsubishi Electric Corp | Ｍｏｓ電界効果トランジスタの製造方法 |
-
1985
- 1985-01-17 JP JP60006221A patent/JPS61166074A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5826094A (ja) * | 1981-08-08 | 1983-02-16 | Fujitsu Ltd | 非単結晶半導体層の単結晶化方法 |
| JPS59125612A (ja) * | 1983-01-06 | 1984-07-20 | Nec Corp | 単結晶薄膜形成装置 |
| JPS59195871A (ja) * | 1983-04-20 | 1984-11-07 | Mitsubishi Electric Corp | Ｍｏｓ電界効果トランジスタの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0495562A2 (en) * | 1991-01-14 | 1992-07-22 | Nippon Telegraph And Telephone Corporation | Field-effect semiconductor device and method of manufacturing the same |
| US6168980B1 (en) | 1992-08-27 | 2001-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JP2002057344A (ja) * | 2000-08-14 | 2002-02-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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