JPH11111869A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
- Publication number
- JPH11111869A JPH11111869A JP9271436A JP27143697A JPH11111869A JP H11111869 A JPH11111869 A JP H11111869A JP 9271436 A JP9271436 A JP 9271436A JP 27143697 A JP27143697 A JP 27143697A JP H11111869 A JPH11111869 A JP H11111869A
- Authority
- JP
- Japan
- Prior art keywords
- region
- floating gate
- insulating film
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 106
- 238000003860 storage Methods 0.000 title claims abstract description 15
- 239000013078 crystal Substances 0.000 claims abstract description 45
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 19
- 239000002159 nanocrystal Substances 0.000 claims description 39
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 16
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 16
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 16
- 150000001875 compounds Chemical class 0.000 claims description 13
- 229910052732 germanium Inorganic materials 0.000 claims description 13
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000000203 mixture Substances 0.000 claims description 10
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 8
- 229910017052 cobalt Inorganic materials 0.000 claims description 8
- 239000010941 cobalt Substances 0.000 claims description 8
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 8
- 229910052741 iridium Inorganic materials 0.000 claims description 8
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 8
- 229910052750 molybdenum Inorganic materials 0.000 claims description 8
- 239000011733 molybdenum Substances 0.000 claims description 8
- 229910052759 nickel Inorganic materials 0.000 claims description 8
- 229910052763 palladium Inorganic materials 0.000 claims description 8
- 229910052697 platinum Inorganic materials 0.000 claims description 8
- 229910052703 rhodium Inorganic materials 0.000 claims description 8
- 239000010948 rhodium Substances 0.000 claims description 8
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- 150000002739 metals Chemical class 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 17
- 239000006185 dispersion Substances 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 115
- 238000004519 manufacturing process Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 239000010410 layer Substances 0.000 description 9
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000003491 array Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010894 electron beam technology Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000001816 cooling Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 150000002926 oxygen Chemical class 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7888—Transistors programmable by two single electrons
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 しきい値電圧や書き込み性能等の特性ばらつ
きを低減でき、かつ低消費電力の不揮発性を有する半導
体記憶素子を提供する。 【解決手段】 シリコン基板１に形成されたソース領域
９,ドレイン領域１０およびソース,ドレイン領域９,１
０間のチャネル領域３と、上記チャネル領域３上に所定
の間隔をあけて形成され、上記チャネル領域３に流れる
チャネル電流を制御するゲート電極８と、上記チャネル
領域とゲート電極８との間にゲート電極８側から順に形
成されたコントロールゲート絶縁膜７,浮遊ゲート６お
よびトンネル絶縁膜４を有する。上記浮遊ゲート６は、
チャネル領域３の表面に略平行に直線状に配列された複
数の結晶粒６aである。
きを低減でき、かつ低消費電力の不揮発性を有する半導
体記憶素子を提供する。 【解決手段】 シリコン基板１に形成されたソース領域
９,ドレイン領域１０およびソース,ドレイン領域９,１
０間のチャネル領域３と、上記チャネル領域３上に所定
の間隔をあけて形成され、上記チャネル領域３に流れる
チャネル電流を制御するゲート電極８と、上記チャネル
領域とゲート電極８との間にゲート電極８側から順に形
成されたコントロールゲート絶縁膜７,浮遊ゲート６お
よびトンネル絶縁膜４を有する。上記浮遊ゲート６は、
チャネル領域３の表面に略平行に直線状に配列された複
数の結晶粒６aである。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的に消去可
能かつプログラム可能な不揮発性を有する半導体記憶素
子に関する。
能かつプログラム可能な不揮発性を有する半導体記憶素
子に関する。
【０００２】
【従来の技術】電子機器の低消費電力化,小型化には、
集積度が高くかつ低消費電力で電気的に消去可能かつプ
ログラム可能な不揮発性を有する半導体記憶素子(ＥＥ
ＰＲＯＭ)が必要とされている。この不揮発性を有する
半導体記憶素子は、チャネル領域とゲート電極との間に
浮遊ゲートを有し、この浮遊ゲートをキャリア閉じ込め
領域として動作するが、一般に次のような問題がある。
集積度が高くかつ低消費電力で電気的に消去可能かつプ
ログラム可能な不揮発性を有する半導体記憶素子(ＥＥ
ＰＲＯＭ)が必要とされている。この不揮発性を有する
半導体記憶素子は、チャネル領域とゲート電極との間に
浮遊ゲートを有し、この浮遊ゲートをキャリア閉じ込め
領域として動作するが、一般に次のような問題がある。
【０００３】(i) ホットキャリアに起因する信頼性低
下という問題から、浮遊ゲートへの電荷の注入および除
去の回数が制限されるため、書き込み消去回数に制限が
ある。
下という問題から、浮遊ゲートへの電荷の注入および除
去の回数が制限されるため、書き込み消去回数に制限が
ある。
【０００４】(ii) 不揮発性を維持するために比較的厚
い絶縁膜を必要とし、この厚い絶縁膜を通してＦＯＷＬ
ＥＲ−ＮＯＲＤＨＥＩＭ(ファウラー・ノルドハイム)ト
ンネル作用で電子または正孔を浮遊ゲートに注入するに
は、現状では、１０Ｖ以上の大きな電圧が要求され、そ
の結果、ホットキャリアが生成され、ホットキャリアに
よるトラップの形成と界面における反応およびホットキ
ャリアの緩和の影響により絶縁膜の劣化が起こる。
い絶縁膜を必要とし、この厚い絶縁膜を通してＦＯＷＬ
ＥＲ−ＮＯＲＤＨＥＩＭ(ファウラー・ノルドハイム)ト
ンネル作用で電子または正孔を浮遊ゲートに注入するに
は、現状では、１０Ｖ以上の大きな電圧が要求され、そ
の結果、ホットキャリアが生成され、ホットキャリアに
よるトラップの形成と界面における反応およびホットキ
ャリアの緩和の影響により絶縁膜の劣化が起こる。
【０００５】(iii) 書き込み消去が浮遊ゲートへの充
電・放電を通じて流れる微小電流によって行われるの
で、充電・放電時間が長い(ミリ秒オーダー)。
電・放電を通じて流れる微小電流によって行われるの
で、充電・放電時間が長い(ミリ秒オーダー)。
【０００６】そこで、このような(i)〜(iii)の問題点を
解決した半導体記憶素子が提案されている(特開平７−
３０２８４８号公報)。この半導体記憶素子は、図５に
示すように、半導体基板１２０に所定の間隔をあけてソ
ース領域１０８,ドレイン領域１１０を形成し、上記半
導体基板１２０上に絶縁層１１２を介してソース,ドレ
イン領域１０８,１１０間のチャネル領域１０６に対向
する領域に浮遊ゲート１０４を形成している。そして、
上記浮遊ゲート１０４を絶縁層１０２で覆い、その上に
制御ゲート１００を形成している。上記浮遊ゲート１０
４は、図６に示すように、直径１nm〜２０nmの半導体材
料で構成したクラスタまたは島１２２としている。そう
して、チャネル領域１０６と浮遊ゲート１０４との間の
絶縁層１１２を電子が直接トンネル効果で通過できるま
でに薄くすると共に、浮遊ゲート１０４のエネルギー準
位をチャネル領域１０６よりも低くして、トラップされ
た電子が容易に脱出できないようにしている。
解決した半導体記憶素子が提案されている(特開平７−
３０２８４８号公報)。この半導体記憶素子は、図５に
示すように、半導体基板１２０に所定の間隔をあけてソ
ース領域１０８,ドレイン領域１１０を形成し、上記半
導体基板１２０上に絶縁層１１２を介してソース,ドレ
イン領域１０８,１１０間のチャネル領域１０６に対向
する領域に浮遊ゲート１０４を形成している。そして、
上記浮遊ゲート１０４を絶縁層１０２で覆い、その上に
制御ゲート１００を形成している。上記浮遊ゲート１０
４は、図６に示すように、直径１nm〜２０nmの半導体材
料で構成したクラスタまたは島１２２としている。そう
して、チャネル領域１０６と浮遊ゲート１０４との間の
絶縁層１１２を電子が直接トンネル効果で通過できるま
でに薄くすると共に、浮遊ゲート１０４のエネルギー準
位をチャネル領域１０６よりも低くして、トラップされ
た電子が容易に脱出できないようにしている。
【０００７】上記浮遊ゲートの製造方法については、以
下の２つの文献に述べられている。
下の２つの文献に述べられている。
【０００８】(１) Ａ Ｓｉｌｉｃｏｎ ｎａｎｏｃｒ
ｙｓｔａｌｓ ｂａｓｅｄ ｍｅｍｏｒｙ Ｓａｎｄｉ
ｐ Ｔｉｗａｒｉ ｅｔ ａｌ．，Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．６８(１０) ｐ１３７７(１９９６) 図７は上記文献に記載された浮遊ゲートを有する半導体
記憶素子の断面の模式図を示し、ソース領域２０６とド
レイン領域２０７が形成された半導体基板２０１上に厚
さ１.１nm〜１.８nmのトンネル絶縁膜２０２を形成し、
トンネル絶縁膜２０２上にＣＶＤ(ケミカル・ベイパー
・ディポジション)装置で直径５nm,間隔５nmのナノ結晶
２０３を形成している。上記ナノ結晶２０３の密度は、
１×１０12ｃｍ-2である。さらに、上記ナノ結晶２０３
上にコントロールゲート絶縁膜２０４を形成し、そのコ
ントロールゲート絶縁膜２０４上に厚さ７nmのＳiＯ2を
堆積して、コントロールゲート２０５を形成している。
ｙｓｔａｌｓ ｂａｓｅｄ ｍｅｍｏｒｙ Ｓａｎｄｉ
ｐ Ｔｉｗａｒｉ ｅｔ ａｌ．，Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．６８(１０) ｐ１３７７(１９９６) 図７は上記文献に記載された浮遊ゲートを有する半導体
記憶素子の断面の模式図を示し、ソース領域２０６とド
レイン領域２０７が形成された半導体基板２０１上に厚
さ１.１nm〜１.８nmのトンネル絶縁膜２０２を形成し、
トンネル絶縁膜２０２上にＣＶＤ(ケミカル・ベイパー
・ディポジション)装置で直径５nm,間隔５nmのナノ結晶
２０３を形成している。上記ナノ結晶２０３の密度は、
１×１０12ｃｍ-2である。さらに、上記ナノ結晶２０３
上にコントロールゲート絶縁膜２０４を形成し、そのコ
ントロールゲート絶縁膜２０４上に厚さ７nmのＳiＯ2を
堆積して、コントロールゲート２０５を形成している。
【０００９】(２) Ｆａｓｔ ａｎｄ Ｌｏｎｇ Ｒｅ
ｔｅｎｔｉｏｎ−Ｔｉｍｅ Ｎａｎｏ−Ｃｒｙｓｔａｌ
Ｍｅｍｏｒｙ Ｈｕｓｓｅｉｎ Ｉ．Ｈａｎａｆｉ
ｅｔａｌ．，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ，Ｖｏｌ．４３，ｐ１３７９(１９９６) 図８(A)〜(C)は上記文献に記載された浮遊ゲートを有す
る半導体記憶素子の製造方法を示し、半導体基板３０１
上に形成された５nm〜２０nmの熱酸化膜３０２を形成し
(図８(A)に示す)、熱酸化膜３０２中にハイドーズのシ
リコンＳiまたはゲルマニウムＧeを過飽和にイオン注入
する(図８(B)に示す)。このときのイオン注入は、例え
ば５ｋｅＶ、５×１０15ｃｍ-2の条件で行う。その後、
窒素Ｎ2の雰囲気中で、９５０℃、３０分間の熱処理を
施して、熱酸化膜３０２中に直径５nmのシリコンＳiま
たはゲルマニウムＧeのナノ結晶３０３を成長させる。
そして、半導体基板３０１に所定の間隔をあけてソース
領域３０５とドレイン領域３０６を形成して、ソース領
域３０５とドレイン領域３０６との間の領域に対向する
熱酸化膜３０２上にゲート電極３０４を形成している
(図８(C)に示す)。
ｔｅｎｔｉｏｎ−Ｔｉｍｅ Ｎａｎｏ−Ｃｒｙｓｔａｌ
Ｍｅｍｏｒｙ Ｈｕｓｓｅｉｎ Ｉ．Ｈａｎａｆｉ
ｅｔａｌ．，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ，Ｖｏｌ．４３，ｐ１３７９(１９９６) 図８(A)〜(C)は上記文献に記載された浮遊ゲートを有す
る半導体記憶素子の製造方法を示し、半導体基板３０１
上に形成された５nm〜２０nmの熱酸化膜３０２を形成し
(図８(A)に示す)、熱酸化膜３０２中にハイドーズのシ
リコンＳiまたはゲルマニウムＧeを過飽和にイオン注入
する(図８(B)に示す)。このときのイオン注入は、例え
ば５ｋｅＶ、５×１０15ｃｍ-2の条件で行う。その後、
窒素Ｎ2の雰囲気中で、９５０℃、３０分間の熱処理を
施して、熱酸化膜３０２中に直径５nmのシリコンＳiま
たはゲルマニウムＧeのナノ結晶３０３を成長させる。
そして、半導体基板３０１に所定の間隔をあけてソース
領域３０５とドレイン領域３０６を形成して、ソース領
域３０５とドレイン領域３０６との間の領域に対向する
熱酸化膜３０２上にゲート電極３０４を形成している
(図８(C)に示す)。
【００１０】
【発明が解決しようとする課題】上記文献(１),(２)に
述べられているように、１個のナノ結晶につき１個の電
子が蓄積されたときのしきい値電圧Ｖthのシフト電圧△
Ｖthは次式で表される。
述べられているように、１個のナノ結晶につき１個の電
子が蓄積されたときのしきい値電圧Ｖthのシフト電圧△
Ｖthは次式で表される。
【００１１】 △Ｖth＝ｑ(ｎwel／εox)(ｔcntl＋(εox／εsi)ｔwell／２) ……… (式１) ｑ：電子の負荷 ｎwell：ナノ結晶密度 εox：酸化膜の誘電率 ｔcntl：コントロールゲート酸化膜の膜厚 εsi：シリコンの誘導率 ｔwell：ナノ結晶の大きさ 上記式１より明らかなように、ナノ結晶密度ｎwellおよ
びナノ結晶の大きさｔwellのばらつきを減じることによ
って、デバイス特性(△Ｖth)のばらつきを低減できるこ
とが分かる。また、ナノ結晶とチャネル間のトンネル絶
縁膜の膜厚は、電子のナノ結晶への直接トンネリングを
決定づける(トンネル確率はトンネル絶縁膜の膜厚の関
数で表される)ものであるから、このトンネル絶縁膜の
膜厚のばらつきが書き込み特性のばらつきに影響を及ぼ
す。このように、上記ナノ結晶密度,ナノ結晶の大きさ
およびナノ結晶とチャネル間のトンネル絶縁膜の膜厚が
メモリ固有の制御すべき主たるパラメータと考えられ
る。
びナノ結晶の大きさｔwellのばらつきを減じることによ
って、デバイス特性(△Ｖth)のばらつきを低減できるこ
とが分かる。また、ナノ結晶とチャネル間のトンネル絶
縁膜の膜厚は、電子のナノ結晶への直接トンネリングを
決定づける(トンネル確率はトンネル絶縁膜の膜厚の関
数で表される)ものであるから、このトンネル絶縁膜の
膜厚のばらつきが書き込み特性のばらつきに影響を及ぼ
す。このように、上記ナノ結晶密度,ナノ結晶の大きさ
およびナノ結晶とチャネル間のトンネル絶縁膜の膜厚が
メモリ固有の制御すべき主たるパラメータと考えられ
る。
【００１２】文献(１)について 上記文献(１)の半導体記憶素子は、下地のＳiＯ2膜表面
に偶発的に存在するナノ結晶またはＣＶＤ初期に発生す
るランダムな結晶核のまわりに島状に成長するナノ結晶
を利用しているもので、ナノ結晶密度,ナノ結晶の大き
さは制御されていないため、特性がばらつくという問題
化がある。一方、ナノ結晶とチャネル間のトンネル絶縁
膜の膜厚については、予め半導体基板を熱酸化するもの
であり、従来の技術で制御可能と考えられる。
に偶発的に存在するナノ結晶またはＣＶＤ初期に発生す
るランダムな結晶核のまわりに島状に成長するナノ結晶
を利用しているもので、ナノ結晶密度,ナノ結晶の大き
さは制御されていないため、特性がばらつくという問題
化がある。一方、ナノ結晶とチャネル間のトンネル絶縁
膜の膜厚については、予め半導体基板を熱酸化するもの
であり、従来の技術で制御可能と考えられる。
【００１３】文献(２)について 上記文献(２)の半導体記憶素子は、熱酸化膜３０２中に
シリコンＳiまたはゲルマニウムＧeをイオン注入した
後、熱処理して熱酸化膜３０２中にナノ結晶を成長させ
るが、注入イオン濃度は、深さ方向に分布し、熱酸化膜
３０２中のイオン濃度を均一にすることができない。し
たがって、濃度分布にばらつきのある状態で熱処理する
から、熱酸化膜３０２中の深さ方向のナノ結晶密度も分
布を有することになり、ナノ結晶密度,ナノ結晶の大き
さおよびナノ結晶とチャネル間のトンネル絶縁膜の膜厚
を制御するのは困雑と考えられる。すなわち、課題であ
るナノ結晶密度,ナノ結晶の大きさおよびナノ結晶とチ
ャネル間のトンネル絶縁膜の膜厚について、制御性・均
一性を向上させるのは困難なため、特性がばらつくとい
う問題がある。さらに、下地の半導体基板に到達させる
ことなく、膜厚５nm〜２０nmの極薄の酸化膜へ注入する
には、なるべく低エネルギーのイオン注入をする必要が
あり、例えば２０nmの酸化膜に対しては５ｋｅＶとな
る。さらに、酸化膜の膜厚が薄くなると、エネルギーを
減じる必要があり、イオン注入機の通常の性能では、こ
のような低エネルギーのイオン注入の制御が困難とな
り、製造方法として実用的でない。
シリコンＳiまたはゲルマニウムＧeをイオン注入した
後、熱処理して熱酸化膜３０２中にナノ結晶を成長させ
るが、注入イオン濃度は、深さ方向に分布し、熱酸化膜
３０２中のイオン濃度を均一にすることができない。し
たがって、濃度分布にばらつきのある状態で熱処理する
から、熱酸化膜３０２中の深さ方向のナノ結晶密度も分
布を有することになり、ナノ結晶密度,ナノ結晶の大き
さおよびナノ結晶とチャネル間のトンネル絶縁膜の膜厚
を制御するのは困雑と考えられる。すなわち、課題であ
るナノ結晶密度,ナノ結晶の大きさおよびナノ結晶とチ
ャネル間のトンネル絶縁膜の膜厚について、制御性・均
一性を向上させるのは困難なため、特性がばらつくとい
う問題がある。さらに、下地の半導体基板に到達させる
ことなく、膜厚５nm〜２０nmの極薄の酸化膜へ注入する
には、なるべく低エネルギーのイオン注入をする必要が
あり、例えば２０nmの酸化膜に対しては５ｋｅＶとな
る。さらに、酸化膜の膜厚が薄くなると、エネルギーを
減じる必要があり、イオン注入機の通常の性能では、こ
のような低エネルギーのイオン注入の制御が困難とな
り、製造方法として実用的でない。
【００１４】そこで、この発明の目的は、浮遊ゲートの
密度,大きさおよびその領域とチャネル領域との間の絶
縁膜の膜厚の制御性を向上でき、しきい値電圧や書き込
み性能等の特性ばらつきを低減でき、かつ、低消費電力
の不揮発性を有する半導体記憶素子を提供することにあ
る。
密度,大きさおよびその領域とチャネル領域との間の絶
縁膜の膜厚の制御性を向上でき、しきい値電圧や書き込
み性能等の特性ばらつきを低減でき、かつ、低消費電力
の不揮発性を有する半導体記憶素子を提供することにあ
る。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の半導体記憶素子は、半導体材料で形成さ
れたソース領域,ドレイン領域および上記ソース領域と
上記ドレイン領域との間のチャネル領域と、上記チャネ
ル領域上に所定の間隔をあけて形成され、上記チャネル
領域に流れるチャネル電流を制御する制御ゲート領域と
を有し、上記チャネル領域と上記制御ゲート領域との間
に上記制御ゲート領域側から順に形成された第１の絶縁
膜,浮遊ゲート領域および第２の絶縁膜を有する半導体
記憶素子において、上記浮遊ゲート領域は、上記チャネ
ル領域の表面に略平行に直線状に配列された複数の粒状
領域か、または、上記チャネル領域の表面に略平行に形
成された直線状領域であることを特徴としている。
め、請求項１の半導体記憶素子は、半導体材料で形成さ
れたソース領域,ドレイン領域および上記ソース領域と
上記ドレイン領域との間のチャネル領域と、上記チャネ
ル領域上に所定の間隔をあけて形成され、上記チャネル
領域に流れるチャネル電流を制御する制御ゲート領域と
を有し、上記チャネル領域と上記制御ゲート領域との間
に上記制御ゲート領域側から順に形成された第１の絶縁
膜,浮遊ゲート領域および第２の絶縁膜を有する半導体
記憶素子において、上記浮遊ゲート領域は、上記チャネ
ル領域の表面に略平行に直線状に配列された複数の粒状
領域か、または、上記チャネル領域の表面に略平行に形
成された直線状領域であることを特徴としている。
【００１６】上記請求項１の半導体記憶素子によれば、
上記チャネル領域の表面に略平行に直線状に配列された
複数の粒状領域か、または、上記チャネル領域の表面に
略平行に形成された直線状領域で上記浮遊ゲート領域を
構成して、粒状領域を１次元的に配列するか、または、
直線状領域を１次元的に配置しているので、２次元ない
し３次元的に配列された浮遊ゲート領域に比べて、ばら
つきの自由度を減じ、大きさ,数および位置の制御性を
原理的に改善する。以下、その理由について説明する。
上記チャネル領域の表面に略平行に直線状に配列された
複数の粒状領域か、または、上記チャネル領域の表面に
略平行に形成された直線状領域で上記浮遊ゲート領域を
構成して、粒状領域を１次元的に配列するか、または、
直線状領域を１次元的に配置しているので、２次元ない
し３次元的に配列された浮遊ゲート領域に比べて、ばら
つきの自由度を減じ、大きさ,数および位置の制御性を
原理的に改善する。以下、その理由について説明する。
【００１７】まず、説明を簡単にするため、ある有限の
正方形の領域内にｘ個の結晶粒を配列する場合を考え
る。この結晶粒が成長する位置がこの領域内にＮ個×Ｎ
個、各位置で結晶粒が成長する確率をｐ、しない確率を
ｑとすると、ｘ個成長する確率は、二項分布で与えられ
る(Ｎ＞ｘ、Ｎとｘは整数、ｑ＝１−ｐ)。
正方形の領域内にｘ個の結晶粒を配列する場合を考え
る。この結晶粒が成長する位置がこの領域内にＮ個×Ｎ
個、各位置で結晶粒が成長する確率をｐ、しない確率を
ｑとすると、ｘ個成長する確率は、二項分布で与えられ
る(Ｎ＞ｘ、Ｎとｘは整数、ｑ＝１−ｐ)。
【００１８】このときの平均配列数ｍと分散σ2は、 平均配列数 ｍ＝Ｎ2ｐ 分散 σ2＝Ｎ2ｐｑ＝Ｎ2ｐ(１−ｐ) で表される。
【００１９】ところで、この領域の特定の行または列に
結晶粒が成長するとき(結晶粒が直線状に配列される１
次元成長)、平均配列数ｍ'と分散σ'2は、 平均配列数 ｍ'＝Ｎｐ' 分散 σ'2＝Ｎｐ'ｑ'＝Ｎｐ'(１−ｐ') となる。ここで平均配列数ｍをｍ'とすると、 Ｎ2ｐ＝Ｎｐ' 故に、 ｐ'＝Ｎｐ σ'2＝Ｎ2ｐ(１−Ｎｐ) ただし、(１−Ｎｐ)＞０を前提条件とする。そこで、 (２次元の分散σ2)−(１次元の分散σ2) ＝Ｎ2ｐ(１−ｐ)−Ｎ2ｐ(１−Ｎｐ) ＝Ｎ2ｐ2(Ｎ−１) ＞ ０ となり、必ず、２次元配列の方がばらつき(分散)が大き
くなるのである。また、結晶粒の大きさは、２次元配列
と１次元配列の結晶粒の大きさの平均値を同じにする
と、同様に２次元配列のばらつきが大きくなる。
結晶粒が成長するとき(結晶粒が直線状に配列される１
次元成長)、平均配列数ｍ'と分散σ'2は、 平均配列数 ｍ'＝Ｎｐ' 分散 σ'2＝Ｎｐ'ｑ'＝Ｎｐ'(１−ｐ') となる。ここで平均配列数ｍをｍ'とすると、 Ｎ2ｐ＝Ｎｐ' 故に、 ｐ'＝Ｎｐ σ'2＝Ｎ2ｐ(１−Ｎｐ) ただし、(１−Ｎｐ)＞０を前提条件とする。そこで、 (２次元の分散σ2)−(１次元の分散σ2) ＝Ｎ2ｐ(１−ｐ)−Ｎ2ｐ(１−Ｎｐ) ＝Ｎ2ｐ2(Ｎ−１) ＞ ０ となり、必ず、２次元配列の方がばらつき(分散)が大き
くなるのである。また、結晶粒の大きさは、２次元配列
と１次元配列の結晶粒の大きさの平均値を同じにする
と、同様に２次元配列のばらつきが大きくなる。
【００２０】したがって、この半導体記憶素子では、浮
遊ゲート領域の密度,大きさの制御性を向上できると共
に、絶縁膜中に浮遊ゲート領域を形成しないから、浮遊
ゲート流域とチャネル領域との間の第２の絶縁膜の膜厚
の制御性を向上でき、デバイス特性のばらつきを著しく
低減できる。
遊ゲート領域の密度,大きさの制御性を向上できると共
に、絶縁膜中に浮遊ゲート領域を形成しないから、浮遊
ゲート流域とチャネル領域との間の第２の絶縁膜の膜厚
の制御性を向上でき、デバイス特性のばらつきを著しく
低減できる。
【００２１】また、請求項２の半導体記憶素子は、請求
項１の半導体記憶素子において、上記浮遊ゲート領域が
複数の粒状領域である場合、上記浮遊ゲート領域の粒状
領域の大きさＤは、 ｑ2／(４πεiＤ)＞ｋＴ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、ε1は第１の絶縁膜の誘電
率、ε2は第２の絶縁膜の誘電率、ｋはボルツマン定
数、Ｔは温度とする)の条件を満足することを特徴とし
ている。
項１の半導体記憶素子において、上記浮遊ゲート領域が
複数の粒状領域である場合、上記浮遊ゲート領域の粒状
領域の大きさＤは、 ｑ2／(４πεiＤ)＞ｋＴ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、ε1は第１の絶縁膜の誘電
率、ε2は第２の絶縁膜の誘電率、ｋはボルツマン定
数、Ｔは温度とする)の条件を満足することを特徴とし
ている。
【００２２】上記請求項２の半導体記憶素子によれば、
上記浮遊ゲート領域の１個の粒状領域の自己容量Ｃは２
πεiＤで表され、電子１個が１個の粒状領域に蓄積さ
れたときの静電気エネルギーはｑ2／(２Ｃ)となる。こ
のとき、上記浮遊ゲート領域の全粒状領域の蓄積電子数
を必要数に抑えるため、一個の粒状領域に一個の電子が
蓄積された後に別の電子が入ってくるの阻止する効果
(クーロンブロッケード)を実現するには、電子１個が１
個の粒状領域に蓄積されたときの静電気エネルギーｑ2
／(２Ｃ)の増加が熱的なゆらぎのエネルギーｋＴより大
きいことが要求される。したがって、ｑ2／(４πεiＤ)
＞ｋＴの条件を満足するように、粒状領域の大きさＤを
設定することによって、浮遊ゲート領域の各粒状領域に
おいてクーロンブロッケードを利用でき、蓄積電子数の
制御が可能となり、浮遊ゲート領域に電子を注入すると
きの書き込みに用いられる電流が極めて小さくなるの
で、低消費電力にできる。
上記浮遊ゲート領域の１個の粒状領域の自己容量Ｃは２
πεiＤで表され、電子１個が１個の粒状領域に蓄積さ
れたときの静電気エネルギーはｑ2／(２Ｃ)となる。こ
のとき、上記浮遊ゲート領域の全粒状領域の蓄積電子数
を必要数に抑えるため、一個の粒状領域に一個の電子が
蓄積された後に別の電子が入ってくるの阻止する効果
(クーロンブロッケード)を実現するには、電子１個が１
個の粒状領域に蓄積されたときの静電気エネルギーｑ2
／(２Ｃ)の増加が熱的なゆらぎのエネルギーｋＴより大
きいことが要求される。したがって、ｑ2／(４πεiＤ)
＞ｋＴの条件を満足するように、粒状領域の大きさＤを
設定することによって、浮遊ゲート領域の各粒状領域に
おいてクーロンブロッケードを利用でき、蓄積電子数の
制御が可能となり、浮遊ゲート領域に電子を注入すると
きの書き込みに用いられる電流が極めて小さくなるの
で、低消費電力にできる。
【００２３】また、請求項３の半導体記憶素子は、請求
項１の半導体記憶素子において、上記浮遊ゲート領域
は、タングステン,モリブデン,コバルト,ニッケル,白
金,ロジウム,パラジウムおよびイリジウムのうちのいず
れか１つの金属か、または、タングステン,モリブデン,
コバルト,ニッケル,白金,ロジウム,パラジウムおよびイ
リジウムのうちの少なくとも２つの金属の混合物もしく
は合金からなることを特徴としている。
項１の半導体記憶素子において、上記浮遊ゲート領域
は、タングステン,モリブデン,コバルト,ニッケル,白
金,ロジウム,パラジウムおよびイリジウムのうちのいず
れか１つの金属か、または、タングステン,モリブデン,
コバルト,ニッケル,白金,ロジウム,パラジウムおよびイ
リジウムのうちの少なくとも２つの金属の混合物もしく
は合金からなることを特徴としている。
【００２４】上記請求項３の半導体記憶素子によれば、
上記浮遊ゲート領域を構成する粒状領域または直線状領
域が金属材料からなるので、上記第１,第２の絶縁膜に
挟まれた浮遊ゲート領域に電子を閉じ込めることができ
る。
上記浮遊ゲート領域を構成する粒状領域または直線状領
域が金属材料からなるので、上記第１,第２の絶縁膜に
挟まれた浮遊ゲート領域に電子を閉じ込めることができ
る。
【００２５】また、請求項４の半導体記憶素子は、請求
項１の半導体記憶素子において、上記浮遊ゲート領域
は、シリコン,ゲルマニウム,シリコンとゲルマニウムの
混合物,III−Ｖ族の化合物またはII−VI族の化合物のう
ちのいずれか１つの半導体材料からなることを特徴とし
ている。
項１の半導体記憶素子において、上記浮遊ゲート領域
は、シリコン,ゲルマニウム,シリコンとゲルマニウムの
混合物,III−Ｖ族の化合物またはII−VI族の化合物のう
ちのいずれか１つの半導体材料からなることを特徴とし
ている。
【００２６】上記請求項４の半導体記憶素子によれば、
上記浮遊ゲート領域を構成する粒状領域または直線状領
域が半導体材料からなるので、上記第１,第２の絶縁膜
に挟まれた浮遊ゲート領域に電子を閉じ込めることがで
きる。
上記浮遊ゲート領域を構成する粒状領域または直線状領
域が半導体材料からなるので、上記第１,第２の絶縁膜
に挟まれた浮遊ゲート領域に電子を閉じ込めることがで
きる。
【００２７】また、請求項５の半導体記憶素子は、請求
項１の半導体記憶素子において、上記浮遊ゲート領域が
直線状領域である場合、上記浮遊ゲート領域が多結晶半
導体からなることを特徴としている。
項１の半導体記憶素子において、上記浮遊ゲート領域が
直線状領域である場合、上記浮遊ゲート領域が多結晶半
導体からなることを特徴としている。
【００２８】上記請求項５の半導体記憶素子によれば、
上記浮遊ゲート領域を構成する直線状領域が多結晶半導
体からなるので、上記第１,第２の絶縁膜に挟まれた直
線状領域の結晶粒に電子を閉じ込めることができる。
上記浮遊ゲート領域を構成する直線状領域が多結晶半導
体からなるので、上記第１,第２の絶縁膜に挟まれた直
線状領域の結晶粒に電子を閉じ込めることができる。
【００２９】また、請求項６の半導体記憶素子は、請求
項５の半導体記憶素子において、上記浮遊ゲート領域の
直線状領域の長さ方向の結晶粒の大きさＡと断面積Ｓ
は、 ｑ2／(２Ｃ)＞ｋＴ Ｃ＝２πεiＡ／log［{(Ａ／２＋(Ａ2／４＋ｓ2／４)
1/2)}／(Ｓ／２)］ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、ε1は第１の絶縁膜の誘電
率、ε2は第２の絶縁膜の誘電率、ｋはボルツマン定
数、Ｔは温度とする)の条件を満足することを特徴とし
ている。
項５の半導体記憶素子において、上記浮遊ゲート領域の
直線状領域の長さ方向の結晶粒の大きさＡと断面積Ｓ
は、 ｑ2／(２Ｃ)＞ｋＴ Ｃ＝２πεiＡ／log［{(Ａ／２＋(Ａ2／４＋ｓ2／４)
1/2)}／(Ｓ／２)］ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、ε1は第１の絶縁膜の誘電
率、ε2は第２の絶縁膜の誘電率、ｋはボルツマン定
数、Ｔは温度とする)の条件を満足することを特徴とし
ている。
【００３０】上記請求項６の半導体記憶素子によれば、
上記浮遊ゲート領域の直線状領域の１個の結晶粒の自己
容量Ｃは、 Ｃ＝２πεiＡ／log［{(Ａ／２＋(Ａ2／４＋ｓ2／４)
1/2)}／(Ｓ／２)］ で表され、電子１個が１個の粒状の浮遊ゲート領域に蓄
積されたときの静電気エネルギーはｑ2／(２Ｃ)とな
る。上記浮遊ゲート領域の直線状領域の蓄積電子数を必
要数に抑えるために、一個の結晶粒に一個の電子が蓄積
された後に別の電子が入ってくるの阻止する効果(クー
ロンブロッケード)を実現するには、電子１個が１個の
結晶粒に蓄積されたときの静電気エネルギーｑ2／(２
Ｃ)の増加が熱的なゆらぎのエネルギーｋＴより大きい
ことが要求される。したがって、ｑ2／(２Ｃ)＞ｋＴの
条件を満足するように、浮遊ゲート領域の直線状領域の
長さ方向の結晶粒の大きさＡと断面積Ｓを設定すること
によって、浮遊ゲート領域の直線状領域の各結晶粒にお
いてクーロンブロッケードを利用でき、蓄積電子数の制
御が可能となり、浮遊ゲート領域に電子を注入するとき
の書き込みに用いられる電流が極めて小さくなるので、
低消費電力にできる。
上記浮遊ゲート領域の直線状領域の１個の結晶粒の自己
容量Ｃは、 Ｃ＝２πεiＡ／log［{(Ａ／２＋(Ａ2／４＋ｓ2／４)
1/2)}／(Ｓ／２)］ で表され、電子１個が１個の粒状の浮遊ゲート領域に蓄
積されたときの静電気エネルギーはｑ2／(２Ｃ)とな
る。上記浮遊ゲート領域の直線状領域の蓄積電子数を必
要数に抑えるために、一個の結晶粒に一個の電子が蓄積
された後に別の電子が入ってくるの阻止する効果(クー
ロンブロッケード)を実現するには、電子１個が１個の
結晶粒に蓄積されたときの静電気エネルギーｑ2／(２
Ｃ)の増加が熱的なゆらぎのエネルギーｋＴより大きい
ことが要求される。したがって、ｑ2／(２Ｃ)＞ｋＴの
条件を満足するように、浮遊ゲート領域の直線状領域の
長さ方向の結晶粒の大きさＡと断面積Ｓを設定すること
によって、浮遊ゲート領域の直線状領域の各結晶粒にお
いてクーロンブロッケードを利用でき、蓄積電子数の制
御が可能となり、浮遊ゲート領域に電子を注入するとき
の書き込みに用いられる電流が極めて小さくなるので、
低消費電力にできる。
【００３１】また、請求項７の半導体記憶素子は、請求
項５または６の半導体記憶素子において、上記チャネル
領域上の上記直線状領域の結晶粒の数Ｎと上記直線状領
域の長さ方向の結晶粒の大きさＡは、 ｑ(Ｎ／ＬＷεi)(ｔ1＋(εi／ε1)Ａ／２)＞ｋＴ／ｑ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、Ｌは上記チャネル領域の長
さ、Ｗは上記チャネル領域の幅、ε1は第１の絶縁膜の
誘電率、ε2は第２の絶縁膜の誘電率、ｔ1は第１の絶縁
膜の膜厚とする)の条件を満足することを特徴としてい
る。
項５または６の半導体記憶素子において、上記チャネル
領域上の上記直線状領域の結晶粒の数Ｎと上記直線状領
域の長さ方向の結晶粒の大きさＡは、 ｑ(Ｎ／ＬＷεi)(ｔ1＋(εi／ε1)Ａ／２)＞ｋＴ／ｑ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、Ｌは上記チャネル領域の長
さ、Ｗは上記チャネル領域の幅、ε1は第１の絶縁膜の
誘電率、ε2は第２の絶縁膜の誘電率、ｔ1は第１の絶縁
膜の膜厚とする)の条件を満足することを特徴としてい
る。
【００３２】上記請求項７の半導体記憶素子によれば、
上記浮遊ゲート領域に蓄積された電子によるしきい値電
圧Ｖthの変化を表すシフト電圧△Ｖthが外部からセンス
されるためには、シフト電圧△Ｖthが熱的なゆらぎのエ
ネルギーより大きいことが要求される。したがって、 △Ｖth＝ｑ(Ｎ／ＬＷεi)(ｔ1＋(εi／εi)Ａ／２)＞ｋ
Ｔ／ｑ の条件を満足するように、チャネル領域上に存在する浮
遊ゲート領域の結晶粒の数Ｎを設定することによって、
メモリとして動作させるための十分なしきい値電圧Ｖth
のシフト電圧△Ｖthを得ることができる。
上記浮遊ゲート領域に蓄積された電子によるしきい値電
圧Ｖthの変化を表すシフト電圧△Ｖthが外部からセンス
されるためには、シフト電圧△Ｖthが熱的なゆらぎのエ
ネルギーより大きいことが要求される。したがって、 △Ｖth＝ｑ(Ｎ／ＬＷεi)(ｔ1＋(εi／εi)Ａ／２)＞ｋ
Ｔ／ｑ の条件を満足するように、チャネル領域上に存在する浮
遊ゲート領域の結晶粒の数Ｎを設定することによって、
メモリとして動作させるための十分なしきい値電圧Ｖth
のシフト電圧△Ｖthを得ることができる。
【００３３】また、請求項８の半導体記憶素子は、制御
ゲート領域とチャネル領域との間に浮遊ゲート領域を有
するＭＯＳトランジスタにより構成された半導体記憶素
子において、上記浮遊ゲート領域は、上記チャネル領域
表面に略平行に直線状に配列された複数のナノ結晶であ
ることを特徴としている。
ゲート領域とチャネル領域との間に浮遊ゲート領域を有
するＭＯＳトランジスタにより構成された半導体記憶素
子において、上記浮遊ゲート領域は、上記チャネル領域
表面に略平行に直線状に配列された複数のナノ結晶であ
ることを特徴としている。
【００３４】上記請求項８の半導体記憶素子によれば、
上記チャネル領域の表面に略平行に直線状に配列された
複数のナノ結晶で上記浮遊ゲート領域を構成して、ナノ
結晶を１次元的に配列しているので、２次元ないし３次
元的に配列された浮遊ゲート領域に比べて、ばらつきの
自由度を減じ、大きさ,数および位置の制御性を改善す
る。したがって、この半導体記憶素子では、浮遊ゲート
領域の密度,大きさの制御性を向上でき、デバイス特性
のばらつきを著しく低減できる。
上記チャネル領域の表面に略平行に直線状に配列された
複数のナノ結晶で上記浮遊ゲート領域を構成して、ナノ
結晶を１次元的に配列しているので、２次元ないし３次
元的に配列された浮遊ゲート領域に比べて、ばらつきの
自由度を減じ、大きさ,数および位置の制御性を改善す
る。したがって、この半導体記憶素子では、浮遊ゲート
領域の密度,大きさの制御性を向上でき、デバイス特性
のばらつきを著しく低減できる。
【００３５】
【発明の実施の形態】以下、この発明の半導体記憶素子
を図示の実施の形態により詳細に説明する。
を図示の実施の形態により詳細に説明する。
【００３６】(第１実施形態)図１(A)〜(E)はこの発明の
第１実施形態の半導体記憶素子の製造工程を示す図であ
る。この第１実施形態では、粒状の浮遊ゲートを用いた
半導体記憶素子について説明する。
第１実施形態の半導体記憶素子の製造工程を示す図であ
る。この第１実施形態では、粒状の浮遊ゲートを用いた
半導体記憶素子について説明する。
【００３７】まず、図１(A)に示すように、単結晶のシ
リコン基板１に一般的な素子分離技術を用いて、素子分
離絶縁膜２を形成し、幅０．２μｍの活性領域３を形成
する。
リコン基板１に一般的な素子分離技術を用いて、素子分
離絶縁膜２を形成し、幅０．２μｍの活性領域３を形成
する。
【００３８】次に、図１(B)に示すように、上記シリコ
ン基板１の表面を以下の条件でＲＴＯ(Rapid Thermal O
xidation)により酸化させて、シリコン基板１表面に厚
さ２nmの第２の絶縁膜としてのトンネル酸化膜４を形成
する。
ン基板１の表面を以下の条件でＲＴＯ(Rapid Thermal O
xidation)により酸化させて、シリコン基板１表面に厚
さ２nmの第２の絶縁膜としてのトンネル酸化膜４を形成
する。
【００３９】 Ｎ2ＯとＯ2の混合ガス ： Ｎ2Ｏ＋Ｏ2＝６５％ 温度 ： １０５０℃ そして、上記トンネル酸化膜４上にＣＶＤ(ケミカル・
ベイパー・ディポジション)装置で厚さ１０nmの多結晶
シリコン薄膜５を形成する。
ベイパー・ディポジション)装置で厚さ１０nmの多結晶
シリコン薄膜５を形成する。
【００４０】次に、図１(C)に示すように、ＥＢ(電子
線)リソグラフィとＲＩＥ(反応性イオンエッチング)を
用いて、多結晶シリコン薄膜５をパターニングして、幅
２５nmの細線５aを形成する。
線)リソグラフィとＲＩＥ(反応性イオンエッチング)を
用いて、多結晶シリコン薄膜５をパターニングして、幅
２５nmの細線５aを形成する。
【００４１】次に、図１(D)に示すように、多結晶シリ
コンからなる細線５aを水蒸気雰囲気で酸化する。この
ときの酸化膜の膜厚を１４nm程度になるように酸化する
と、水蒸気中では、結晶粒界の酸化は通常の２倍程度速
いので、細線５aは、高さ３nm程度で大きさ１１nm程度
の粒状領域としての結晶粒６aが直線状に並んだものと
なる。つまり、上記細線５aは、高さ１０nm,長さ１５n
m,幅２５nmの直方体形状の結晶粒が直線状に一列につな
がったもので、各結晶粒は、結晶粒界側からの酸化によ
り３nm消費されて、長さ方向は４nm(＝１５−３×２)に
なり、その他の方向からの酸化により７nm消費されて、
高さが３nm(＝１０−７)、幅が１１nm(＝２５−７×２)
となるのである。
コンからなる細線５aを水蒸気雰囲気で酸化する。この
ときの酸化膜の膜厚を１４nm程度になるように酸化する
と、水蒸気中では、結晶粒界の酸化は通常の２倍程度速
いので、細線５aは、高さ３nm程度で大きさ１１nm程度
の粒状領域としての結晶粒６aが直線状に並んだものと
なる。つまり、上記細線５aは、高さ１０nm,長さ１５n
m,幅２５nmの直方体形状の結晶粒が直線状に一列につな
がったもので、各結晶粒は、結晶粒界側からの酸化によ
り３nm消費されて、長さ方向は４nm(＝１５−３×２)に
なり、その他の方向からの酸化により７nm消費されて、
高さが３nm(＝１０−７)、幅が１１nm(＝２５−７×２)
となるのである。
【００４２】次に、図１(E)に示すように、上記トンネ
ル酸化膜４上と結晶粒６a上にＣＶＤ装置でＳiＯ2を厚
さ１０nm堆積して、第１の絶縁膜としてのコントロール
ゲート絶縁膜７を形成する。そして、上記コントロール
ゲート絶縁膜７上に多結晶シリコン領域を形成し、高濃
度のリンをドープして低抵抗化し、制御ゲート領域とし
てのゲート電極８を形成する。上記ゲート電極８のゲー
ト長は０．２μｍである。
ル酸化膜４上と結晶粒６a上にＣＶＤ装置でＳiＯ2を厚
さ１０nm堆積して、第１の絶縁膜としてのコントロール
ゲート絶縁膜７を形成する。そして、上記コントロール
ゲート絶縁膜７上に多結晶シリコン領域を形成し、高濃
度のリンをドープして低抵抗化し、制御ゲート領域とし
てのゲート電極８を形成する。上記ゲート電極８のゲー
ト長は０．２μｍである。
【００４３】その後、通常のＬＳＩ(大規模集積回路)の
製造プロセスによって、活性領域３にソース,ドレイン
領域９,１０を形成すると共に、図示しない層間絶縁膜,
コンタクトホール,配線およびパッシベーション膜を順
次形成する。上記ゲート電極８は、ソース,ドレイン領
域９,１０間のチャネル領域に流れるチャネル電流を制
御する。
製造プロセスによって、活性領域３にソース,ドレイン
領域９,１０を形成すると共に、図示しない層間絶縁膜,
コンタクトホール,配線およびパッシベーション膜を順
次形成する。上記ゲート電極８は、ソース,ドレイン領
域９,１０間のチャネル領域に流れるチャネル電流を制
御する。
【００４４】上記浮遊ゲート６の材料としては、金属等
の導電性を有する材料でもよく、例えば、タングステ
ン,モリブデン,コバルト,ニッケル,白金,ロジウム,パラ
ジウム,イリジウム等の金属か、または、これらの混合
物もしくは合金を用いてもよい。この場合、上記浮遊ゲ
ート６を構成する粒状領域としての結晶粒６aが金属か
らなるので、トンネル絶縁膜４とコントロールゲート絶
縁膜７に挟まれた浮遊ゲート６に電子を閉じ込めること
ができる。
の導電性を有する材料でもよく、例えば、タングステ
ン,モリブデン,コバルト,ニッケル,白金,ロジウム,パラ
ジウム,イリジウム等の金属か、または、これらの混合
物もしくは合金を用いてもよい。この場合、上記浮遊ゲ
ート６を構成する粒状領域としての結晶粒６aが金属か
らなるので、トンネル絶縁膜４とコントロールゲート絶
縁膜７に挟まれた浮遊ゲート６に電子を閉じ込めること
ができる。
【００４５】また、上記浮遊ゲート６の他の材料として
は、ゲルマニウム,シリコンとゲルマニウムの混合物,II
I−Ｖ族化合物(III族のＡl,Ｇa,ＩnとＶ族のＰ,Ａs,Ｓb
との組み合わせ)またはII−VI族化合物(II族のＺn,Ｃd,
ＨgとVI族のＯ,Ｓ,Ｓe,Ｔeの組み合わせ)等の半導体材
料を用いてもよい。
は、ゲルマニウム,シリコンとゲルマニウムの混合物,II
I−Ｖ族化合物(III族のＡl,Ｇa,ＩnとＶ族のＰ,Ａs,Ｓb
との組み合わせ)またはII−VI族化合物(II族のＺn,Ｃd,
ＨgとVI族のＯ,Ｓ,Ｓe,Ｔeの組み合わせ)等の半導体材
料を用いてもよい。
【００４６】このように、上記半導体記憶素子では、キ
ャリア閉じ込め領域として浮遊ゲート６の結晶粒６aの
密度,大きさの制御性を向上でき、また、絶縁膜中に浮
遊ゲートを形成しないから、結晶粒６aとチャネル領域
との間のトンネル絶縁膜４の膜厚を容易に制御できるの
で、しきい値電圧や書き込み性能等の特性ばらつきを低
減することができる。また、極低温への冷却を必要とせ
ず室温で情報記憶可能な半導体記憶素子を提供できる。
さらに、この半導体記憶素子を用いることによって少な
い素子数、少ない面積で情報記憶装置(メモリ)が構成で
きると共に、高速に書き換え可能でかつ不揮発性を有す
る半導体記憶装置を実現することができる。
ャリア閉じ込め領域として浮遊ゲート６の結晶粒６aの
密度,大きさの制御性を向上でき、また、絶縁膜中に浮
遊ゲートを形成しないから、結晶粒６aとチャネル領域
との間のトンネル絶縁膜４の膜厚を容易に制御できるの
で、しきい値電圧や書き込み性能等の特性ばらつきを低
減することができる。また、極低温への冷却を必要とせ
ず室温で情報記憶可能な半導体記憶素子を提供できる。
さらに、この半導体記憶素子を用いることによって少な
い素子数、少ない面積で情報記憶装置(メモリ)が構成で
きると共に、高速に書き換え可能でかつ不揮発性を有す
る半導体記憶装置を実現することができる。
【００４７】また、上記浮遊ゲート６の粒状領域の大き
さＤを、 ｑ2／(４πεiＤ)＞ｋＴ εi＝(ε1＋ε2)／２ ｑ ：電子の電荷 ε1：コントロールゲート絶縁膜７(第１の絶縁膜)の誘
電率 ε2：トンネル絶縁膜４(第２の絶縁膜)の誘電率 ｋ ：ボルツマン定数 Ｔ ：温度 の条件を満足するように設定することによって、浮遊ゲ
ート６の各結晶粒６aにおいてクーロンブロッケードを
利用でき、蓄積電子数の制御が可能となり、浮遊ゲート
６に電子を注入するときの書き込みに用いられる電流が
極めて小さくして、低消費電力にすることができる。
さＤを、 ｑ2／(４πεiＤ)＞ｋＴ εi＝(ε1＋ε2)／２ ｑ ：電子の電荷 ε1：コントロールゲート絶縁膜７(第１の絶縁膜)の誘
電率 ε2：トンネル絶縁膜４(第２の絶縁膜)の誘電率 ｋ ：ボルツマン定数 Ｔ ：温度 の条件を満足するように設定することによって、浮遊ゲ
ート６の各結晶粒６aにおいてクーロンブロッケードを
利用でき、蓄積電子数の制御が可能となり、浮遊ゲート
６に電子を注入するときの書き込みに用いられる電流が
極めて小さくして、低消費電力にすることができる。
【００４８】また、上記浮遊ゲート６を構成する粒状領
域としての結晶粒６aが半導体材料からなるので、トン
ネル絶縁膜４とコントロールゲート絶縁膜７に挟まれた
浮遊ゲート６に電子を閉じ込めることができる。
域としての結晶粒６aが半導体材料からなるので、トン
ネル絶縁膜４とコントロールゲート絶縁膜７に挟まれた
浮遊ゲート６に電子を閉じ込めることができる。
【００４９】(第２実施形態)図２(A)〜(E)はこの発明の
第２実施形態の半導体記憶素子の製造工程を示す図であ
る。この第２実施形態では、直線状の浮遊ゲートを用い
た半導体記憶素子について説明する。
第２実施形態の半導体記憶素子の製造工程を示す図であ
る。この第２実施形態では、直線状の浮遊ゲートを用い
た半導体記憶素子について説明する。
【００５０】上記半導体記憶素子は、上記第１実施形態
と基本的に同じ工程で形成できるが、浮遊ゲートを連続
的な細線とするため、一旦多結晶シリコンを細線に加工
した後、乾燥酸素中で酸化を行う。
と基本的に同じ工程で形成できるが、浮遊ゲートを連続
的な細線とするため、一旦多結晶シリコンを細線に加工
した後、乾燥酸素中で酸化を行う。
【００５１】すなわち、図２(A)に示すように、単結晶
のシリコン基板１１に一般的な素子分離技術を用いて、
素子分離絶縁膜１２を形成し、幅０．２μｍの活性領域
３を形成する。
のシリコン基板１１に一般的な素子分離技術を用いて、
素子分離絶縁膜１２を形成し、幅０．２μｍの活性領域
３を形成する。
【００５２】次に、図２(B)に示すように、上記シリコ
ン基板１１の表面を以下の条件でＲＴＯ(Rapid Thermal
Oxidation)により酸化させて、シリコン基板１表面に
厚さ２nmの第２の絶縁膜としてのトンネル酸化膜１４を
形成する。
ン基板１１の表面を以下の条件でＲＴＯ(Rapid Thermal
Oxidation)により酸化させて、シリコン基板１表面に
厚さ２nmの第２の絶縁膜としてのトンネル酸化膜１４を
形成する。
【００５３】 Ｎ2ＯとＯ2の混合ガス ： Ｎ2Ｏ＋Ｏ2＝６５％ 温度 ： １０５０℃ そして、上記トンネル酸化膜１４上にＣＶＤ装置で厚さ
１０nmの多結晶シリコン薄膜１５を形成する。
１０nmの多結晶シリコン薄膜１５を形成する。
【００５４】次に、図２(C)に示すように、ＥＢ(電子
線)リソグラフィとＲＩＥ(反応性イオンエッチング)を
用いて、多結晶シリコン薄膜１５をパターニングして、
幅２５nmの細線１５aを形成する。
線)リソグラフィとＲＩＥ(反応性イオンエッチング)を
用いて、多結晶シリコン薄膜１５をパターニングして、
幅２５nmの細線１５aを形成する。
【００５５】次に、図２(D)に示すように、多結晶シリ
コンからなる細線１５aを乾燥酸素中で酸化する。この
酸素中では、第１実施形態のような結晶粒界での増速酸
化が抑えられるので、細線１５aは、厚み３nm,幅１１nm
の直線状領域としての浮遊ゲート１６となる。
コンからなる細線１５aを乾燥酸素中で酸化する。この
酸素中では、第１実施形態のような結晶粒界での増速酸
化が抑えられるので、細線１５aは、厚み３nm,幅１１nm
の直線状領域としての浮遊ゲート１６となる。
【００５６】次に、図２(E)に示すように、上記トンネ
ル酸化膜１４上と浮遊ゲート１６上にＣＶＤ装置でＳi
Ｏ2を厚さ１０nm堆積して、第１の絶縁膜としてのコン
トロールゲート絶縁膜１７を形成する。そして、上記コ
ントロールゲート絶縁膜１７上に多結晶シリコン領域を
形成し、高濃度のリンをドープして低抵抗化し、ゲート
電極１８を形成する。
ル酸化膜１４上と浮遊ゲート１６上にＣＶＤ装置でＳi
Ｏ2を厚さ１０nm堆積して、第１の絶縁膜としてのコン
トロールゲート絶縁膜１７を形成する。そして、上記コ
ントロールゲート絶縁膜１７上に多結晶シリコン領域を
形成し、高濃度のリンをドープして低抵抗化し、ゲート
電極１８を形成する。
【００５７】その後、通常のＬＳＩ(大規模集積回路)の
製造プロセスによって、ソース,ドレイン領域１９,２０
を活性領域１３に形成すると共に、図示しない層間絶縁
膜,コンタクトホール,配線およびパッシベーション膜を
順次形成する。
製造プロセスによって、ソース,ドレイン領域１９,２０
を活性領域１３に形成すると共に、図示しない層間絶縁
膜,コンタクトホール,配線およびパッシベーション膜を
順次形成する。
【００５８】上記浮遊ゲートの材料としては、金属等の
導電性を有する材料でもよく、例えば、タングステン,
モリブデン,コバルト,、ニッケル,白金,ロジウム,パラ
ジウム,イリジウム等の金属か、または、これらの混合
物もしくは合金を用いてもよい。この場合、上記浮遊ゲ
ート１６を構成する結晶粒１６aが金属からなるので、
トンネル絶縁膜１４とコントロールゲート絶縁膜１７に
挟まれた浮遊ゲート１６に電子を閉じ込めることができ
る。
導電性を有する材料でもよく、例えば、タングステン,
モリブデン,コバルト,、ニッケル,白金,ロジウム,パラ
ジウム,イリジウム等の金属か、または、これらの混合
物もしくは合金を用いてもよい。この場合、上記浮遊ゲ
ート１６を構成する結晶粒１６aが金属からなるので、
トンネル絶縁膜１４とコントロールゲート絶縁膜１７に
挟まれた浮遊ゲート１６に電子を閉じ込めることができ
る。
【００５９】また、上記浮遊ゲートの他の材料として
は、ゲルマニウム,シリコン／ゲルマニウム混合物およ
びII−Ｖ族の化合物もしくはIII−VI族の化合物等の半
導体材料を用いてもよい。
は、ゲルマニウム,シリコン／ゲルマニウム混合物およ
びII−Ｖ族の化合物もしくはIII−VI族の化合物等の半
導体材料を用いてもよい。
【００６０】上記第１実施形態の浮遊ゲート６の粒状領
域としての結晶粒６aおよび上記第２実施形態の浮遊ゲ
ート１６の直線状領域の形成方法については、上記第
１,第２実施形態に限定するものではなく、浮遊ゲート
の材料等に応じて適当な製造方法を用いてよい。
域としての結晶粒６aおよび上記第２実施形態の浮遊ゲ
ート１６の直線状領域の形成方法については、上記第
１,第２実施形態に限定するものではなく、浮遊ゲート
の材料等に応じて適当な製造方法を用いてよい。
【００６１】このように、上記半導体記憶素子では、キ
ャリア閉じ込め領域として浮遊ゲート１６の結晶粒１６
aの密度,大きさの制御性を向上でき、また、絶縁膜中に
浮遊ゲートを形成しないから、結晶粒１６aとチャネル
領域との間のトンネル絶縁膜４の膜厚を容易に制御でき
るので、しきい値電圧や書き込み性能等の特性ばらつき
を低減することができる。また、極低温への冷却を必要
とせず室温で情報記憶可能な半導体記憶素子を提供でき
る。さらに、この半導体記憶素子を用いることによって
少ない素子数、少ない面積で情報記憶装置(メモリ)が構
成できると共に、高速に書き換え可能でかつ不揮発性を
有する半導体記憶装置を実現することができる。
ャリア閉じ込め領域として浮遊ゲート１６の結晶粒１６
aの密度,大きさの制御性を向上でき、また、絶縁膜中に
浮遊ゲートを形成しないから、結晶粒１６aとチャネル
領域との間のトンネル絶縁膜４の膜厚を容易に制御でき
るので、しきい値電圧や書き込み性能等の特性ばらつき
を低減することができる。また、極低温への冷却を必要
とせず室温で情報記憶可能な半導体記憶素子を提供でき
る。さらに、この半導体記憶素子を用いることによって
少ない素子数、少ない面積で情報記憶装置(メモリ)が構
成できると共に、高速に書き換え可能でかつ不揮発性を
有する半導体記憶装置を実現することができる。
【００６２】また、上記浮遊ゲート１６が多結晶半導体
からなるので、トンネル絶縁膜１４とコントロールゲー
ト絶縁膜１７に挟まれた浮遊ゲート１６に電子を閉じ込
めることができる。
からなるので、トンネル絶縁膜１４とコントロールゲー
ト絶縁膜１７に挟まれた浮遊ゲート１６に電子を閉じ込
めることができる。
【００６３】また、上記浮遊ゲート１６の直線状領域の
長さ方向の結晶粒１６aの大きさＡと断面積Ｓは、 ｑ2／(２Ｃ)＞ｋＴ Ｃ＝２πεiＡ／log[{(Ａ／２＋(Ａ2／４＋ｓ2／
４)1/2)}／(Ｓ／２)] εi＝(ε1＋ε2)／２ ｑ ：電子の電荷 ε1：コントロールゲート絶縁膜１７(第１の絶縁膜)の
誘電率 ε2：トンネル絶縁膜１４(第２の絶縁膜)の誘電率 ｋ ：ボルツマン定数 Ｔ ：温度 の条件を満足するように、浮遊ゲート１６の長さ方向の
結晶粒１６aの大きさＡと断面積Ｓを設定することによ
って、浮遊ゲート１６の直線状領域の各結晶粒１６aに
おいてクーロンブロッケードを利用でき、蓄積電子数の
制御が可能となり、浮遊ゲート１６に電子を注入すると
きの書き込みに用いられる電流が極めて小さくして、低
消費電力にすることができる。
長さ方向の結晶粒１６aの大きさＡと断面積Ｓは、 ｑ2／(２Ｃ)＞ｋＴ Ｃ＝２πεiＡ／log[{(Ａ／２＋(Ａ2／４＋ｓ2／
４)1/2)}／(Ｓ／２)] εi＝(ε1＋ε2)／２ ｑ ：電子の電荷 ε1：コントロールゲート絶縁膜１７(第１の絶縁膜)の
誘電率 ε2：トンネル絶縁膜１４(第２の絶縁膜)の誘電率 ｋ ：ボルツマン定数 Ｔ ：温度 の条件を満足するように、浮遊ゲート１６の長さ方向の
結晶粒１６aの大きさＡと断面積Ｓを設定することによ
って、浮遊ゲート１６の直線状領域の各結晶粒１６aに
おいてクーロンブロッケードを利用でき、蓄積電子数の
制御が可能となり、浮遊ゲート１６に電子を注入すると
きの書き込みに用いられる電流が極めて小さくして、低
消費電力にすることができる。
【００６４】また、上記チャネル領域上の浮遊ゲート１
６の結晶粒１６aの数Ｎと結晶粒１６aの大きさＡを、 ｑ(Ｎ／ＬＷεi)(ｔ1＋(εi／ε1)Ａ／２)＞ｋＴ／ｑ εi＝(ε1＋ε2)／２ ｑ ：電子の電荷 Ｌ ：チャネル領域の長さ Ｗ ：チャネル領域の幅 ｔ1：トンネル絶縁膜１４の膜厚 の条件を満足するように設定することによって、メモリ
として動作させるための十分なしきい値電圧Ｖthのシフ
ト電圧△Ｖthを得ることができる。
６の結晶粒１６aの数Ｎと結晶粒１６aの大きさＡを、 ｑ(Ｎ／ＬＷεi)(ｔ1＋(εi／ε1)Ａ／２)＞ｋＴ／ｑ εi＝(ε1＋ε2)／２ ｑ ：電子の電荷 Ｌ ：チャネル領域の長さ Ｗ ：チャネル領域の幅 ｔ1：トンネル絶縁膜１４の膜厚 の条件を満足するように設定することによって、メモリ
として動作させるための十分なしきい値電圧Ｖthのシフ
ト電圧△Ｖthを得ることができる。
【００６５】また、上記第１,第２実施形態では、単結
晶のシリコン基板１,１１を用いたが、ＳＩＭＯＸ(Sepa
ration by Implanted Oxyden)のようなＳＯＩ(Semicond
uctoron Insulator)基板を用いてもよい。
晶のシリコン基板１,１１を用いたが、ＳＩＭＯＸ(Sepa
ration by Implanted Oxyden)のようなＳＯＩ(Semicond
uctoron Insulator)基板を用いてもよい。
【００６６】例えば、図３に示すように、半導体基板３
１,埋込酸化層３２および半導体層３３で構成されたＳ
ＯＩ基板上に、トンネル絶縁膜４を形成し、そのトンネ
ル絶縁膜４上に複数の粒状領域からなる浮遊ゲート６を
形成している。そして、上記浮遊ゲート６上とトンネル
絶縁膜４上にコントロールゲート絶縁膜７を形成し、そ
のコントロールゲート絶縁膜７上の半導体層３３に形成
されたソース領域９とドレイン領域１０との間の領域に
対向する領域にゲート電極８を形成している。
１,埋込酸化層３２および半導体層３３で構成されたＳ
ＯＩ基板上に、トンネル絶縁膜４を形成し、そのトンネ
ル絶縁膜４上に複数の粒状領域からなる浮遊ゲート６を
形成している。そして、上記浮遊ゲート６上とトンネル
絶縁膜４上にコントロールゲート絶縁膜７を形成し、そ
のコントロールゲート絶縁膜７上の半導体層３３に形成
されたソース領域９とドレイン領域１０との間の領域に
対向する領域にゲート電極８を形成している。
【００６７】また、図４に示すように、半導体基板４
１,埋込酸化層４２および半導体層４３で構成されたＳ
ＯＩ基板上に、トンネル絶縁膜１４を形成し、そのトン
ネル絶縁膜１４上に直線状の浮遊ゲート１６を形成して
いる。そして、上記浮遊ゲート１６上とトンネル絶縁膜
１４上にコントロールゲート絶縁膜１７を形成し、その
コントロールゲート絶縁膜１７上の半導体層４３に形成
されたソース領域１９とドレイン領域２０との間の領域
に対向する領域にゲート電極１８を形成している。
１,埋込酸化層４２および半導体層４３で構成されたＳ
ＯＩ基板上に、トンネル絶縁膜１４を形成し、そのトン
ネル絶縁膜１４上に直線状の浮遊ゲート１６を形成して
いる。そして、上記浮遊ゲート１６上とトンネル絶縁膜
１４上にコントロールゲート絶縁膜１７を形成し、その
コントロールゲート絶縁膜１７上の半導体層４３に形成
されたソース領域１９とドレイン領域２０との間の領域
に対向する領域にゲート電極１８を形成している。
【００６８】
【発明の効果】以上より明らかなように、請求項１の発
明の半導体記憶素子は、半導体材料で形成されたソース
領域,ドレイン領域およびソース領域とドレイン領域と
の間のチャネル領域と、上記チャネル領域上に所定の間
隔をあけて形成され、上記チャネル領域に流れるチャネ
ル電流を制御する制御ゲート領域とを有し、上記チャネ
ル領域と制御ゲート領域との間に制御ゲート領域側から
順に形成された第１の絶縁膜,浮遊ゲート領域および第
２の絶縁膜を有する半導体記憶素子において、上記浮遊
ゲート領域は、チャネル領域の表面に略平行に直線状に
配列された複数の粒状領域か、または、チャネル領域の
表面に略平行に形成された直線状領域であるものであ
る。
明の半導体記憶素子は、半導体材料で形成されたソース
領域,ドレイン領域およびソース領域とドレイン領域と
の間のチャネル領域と、上記チャネル領域上に所定の間
隔をあけて形成され、上記チャネル領域に流れるチャネ
ル電流を制御する制御ゲート領域とを有し、上記チャネ
ル領域と制御ゲート領域との間に制御ゲート領域側から
順に形成された第１の絶縁膜,浮遊ゲート領域および第
２の絶縁膜を有する半導体記憶素子において、上記浮遊
ゲート領域は、チャネル領域の表面に略平行に直線状に
配列された複数の粒状領域か、または、チャネル領域の
表面に略平行に形成された直線状領域であるものであ
る。
【００６９】したがって、請求項１の発明の半導体記憶
素子によれば、上記浮遊ゲート領域である粒状領域を１
次元的に配列するか、または、直線状領域を１次元的に
配置しているので、２次元ないし３次元的に配列された
浮遊ゲート領域に比べて、ばらつきの自由度を減じて、
浮遊ゲート領域の密度,大きさの制御性を向上できると
共に、絶縁膜中に浮遊ゲートを形成しないから、浮遊ゲ
ート領域とチャネル領域との間の絶縁膜の膜厚を容易に
制御できるので、しきい値電圧や書き込み性能等の特性
ばらつき低減することができる。また、極低温への冷却
を必要とせず室温で情報記憶可能な半導体記憶素子を提
供できる。さらに、この半導体記憶素子を用いることに
よって、少ない素子数、少ない面積で情報記憶装置(メ
モリ)が構成できると共に、高速に書き換え可能でかつ
不揮発性を有する半導体記憶装置を実現することができ
る。
素子によれば、上記浮遊ゲート領域である粒状領域を１
次元的に配列するか、または、直線状領域を１次元的に
配置しているので、２次元ないし３次元的に配列された
浮遊ゲート領域に比べて、ばらつきの自由度を減じて、
浮遊ゲート領域の密度,大きさの制御性を向上できると
共に、絶縁膜中に浮遊ゲートを形成しないから、浮遊ゲ
ート領域とチャネル領域との間の絶縁膜の膜厚を容易に
制御できるので、しきい値電圧や書き込み性能等の特性
ばらつき低減することができる。また、極低温への冷却
を必要とせず室温で情報記憶可能な半導体記憶素子を提
供できる。さらに、この半導体記憶素子を用いることに
よって、少ない素子数、少ない面積で情報記憶装置(メ
モリ)が構成できると共に、高速に書き換え可能でかつ
不揮発性を有する半導体記憶装置を実現することができ
る。
【００７０】また、請求項２の発明の半導体記憶素子
は、請求項１の半導体記憶素子において、上記浮遊ゲー
ト領域が複数の粒状領域である場合、上記浮遊ゲート領
域の粒状領域の大きさＤを、 ｑ2／(４πεiＤ)＞ｋＴ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、ε1は第１の絶縁膜の誘電
率、ε2は第２の絶縁膜の誘電率、ｋはボルツマン定
数、Ｔは温度とする)の条件を満足するように設定する
ことによって、浮遊ゲート領域の各粒状領域においてク
ーロンブロッケードを利用でき、蓄積電子数の制御が可
能となり、浮遊ゲート領域に電子を注入するときの書き
込みに用いられる電流が極めて小さくして、低消費電力
にすることができる。
は、請求項１の半導体記憶素子において、上記浮遊ゲー
ト領域が複数の粒状領域である場合、上記浮遊ゲート領
域の粒状領域の大きさＤを、 ｑ2／(４πεiＤ)＞ｋＴ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、ε1は第１の絶縁膜の誘電
率、ε2は第２の絶縁膜の誘電率、ｋはボルツマン定
数、Ｔは温度とする)の条件を満足するように設定する
ことによって、浮遊ゲート領域の各粒状領域においてク
ーロンブロッケードを利用でき、蓄積電子数の制御が可
能となり、浮遊ゲート領域に電子を注入するときの書き
込みに用いられる電流が極めて小さくして、低消費電力
にすることができる。
【００７１】また、請求項３の発明の半導体記憶素子
は、請求項１の半導体記憶素子において、上記浮遊ゲー
ト領域は、タングステン,モリブデン,コバルト,ニッケ
ル,白金,ロジウム,パラジウムおよびイリジウムのうち
のいずれか１つの金属か、または、タングステン,モリ
ブデン,コバルト,ニッケル,白金,ロジウム,パラジウム
およびイリジウムのうちの少なくとも２つの金属の混合
物もしくは合金からなるので、上記浮遊ゲート領域を構
成する粒状領域または直線状領域が金属からなるので、
上記第１,第２の絶縁膜に挟まれた浮遊ゲート領域に電
子を閉じ込めることができる。
は、請求項１の半導体記憶素子において、上記浮遊ゲー
ト領域は、タングステン,モリブデン,コバルト,ニッケ
ル,白金,ロジウム,パラジウムおよびイリジウムのうち
のいずれか１つの金属か、または、タングステン,モリ
ブデン,コバルト,ニッケル,白金,ロジウム,パラジウム
およびイリジウムのうちの少なくとも２つの金属の混合
物もしくは合金からなるので、上記浮遊ゲート領域を構
成する粒状領域または直線状領域が金属からなるので、
上記第１,第２の絶縁膜に挟まれた浮遊ゲート領域に電
子を閉じ込めることができる。
【００７２】また、請求項４の発明の半導体記憶素子
は、請求項１の半導体記憶素子において、上記浮遊ゲー
ト領域は、シリコン,ゲルマニウム,シリコンとゲルマニ
ウムの混合物,III−Ｖ族の化合物またはII−VI族の化合
物のうちのいずれか１つの半導体材料からなるので、上
記浮遊ゲート領域を構成する粒状領域または直線状領域
が半導体材料からなるので、上記第１,第２の絶縁膜に
挟まれた浮遊ゲート領域に電子を閉じ込めることができ
る。
は、請求項１の半導体記憶素子において、上記浮遊ゲー
ト領域は、シリコン,ゲルマニウム,シリコンとゲルマニ
ウムの混合物,III−Ｖ族の化合物またはII−VI族の化合
物のうちのいずれか１つの半導体材料からなるので、上
記浮遊ゲート領域を構成する粒状領域または直線状領域
が半導体材料からなるので、上記第１,第２の絶縁膜に
挟まれた浮遊ゲート領域に電子を閉じ込めることができ
る。
【００７３】また、請求項５の発明の半導体記憶素子
は、請求項１の半導体記憶素子において、上記浮遊ゲー
ト領域が直線状領域である場合、上記浮遊ゲート領域が
多結晶半導体からなるので、上記第１,第２の絶縁膜に
挟まれた直線状領域の結晶粒に電子を閉じ込めることが
できる。
は、請求項１の半導体記憶素子において、上記浮遊ゲー
ト領域が直線状領域である場合、上記浮遊ゲート領域が
多結晶半導体からなるので、上記第１,第２の絶縁膜に
挟まれた直線状領域の結晶粒に電子を閉じ込めることが
できる。
【００７４】また、請求項６の発明の半導体記憶素子
は、請求項５の半導体記憶素子において、上記浮遊ゲー
ト領域の直線状領域の長さ方向の結晶粒の大きさＡと断
面積Ｓを、 ｑ2／(２Ｃ)＞ｋＴ Ｃ＝２πεiＡ／log［{(Ａ／２＋(Ａ2／４＋ｓ2／４)
1/2)}／(Ｓ／２)］ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、ε1は第１の絶縁膜の誘電
率、ε2は第２の絶縁膜の誘電率、ｋはボルツマン定
数、Ｔは温度とする)の条件を満足するように設定する
ことによって、浮遊ゲート領域の直線状領域の各結晶粒
においてクーロンブロッケードを利用でき、蓄積電子数
の制御が可能となり、浮遊ゲート領域に電子を注入する
ときの書き込みに用いられる電流が極めて小さくして、
低消費電力にすることができる。
は、請求項５の半導体記憶素子において、上記浮遊ゲー
ト領域の直線状領域の長さ方向の結晶粒の大きさＡと断
面積Ｓを、 ｑ2／(２Ｃ)＞ｋＴ Ｃ＝２πεiＡ／log［{(Ａ／２＋(Ａ2／４＋ｓ2／４)
1/2)}／(Ｓ／２)］ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、ε1は第１の絶縁膜の誘電
率、ε2は第２の絶縁膜の誘電率、ｋはボルツマン定
数、Ｔは温度とする)の条件を満足するように設定する
ことによって、浮遊ゲート領域の直線状領域の各結晶粒
においてクーロンブロッケードを利用でき、蓄積電子数
の制御が可能となり、浮遊ゲート領域に電子を注入する
ときの書き込みに用いられる電流が極めて小さくして、
低消費電力にすることができる。
【００７５】また、請求項７の発明の半導体記憶素子
は、請求項５または６の半導体記憶素子において、上記
チャネル領域上の上記直線状領域の結晶粒の数Ｎと直線
状領域の長さ方向の結晶粒の大きさＡを、 ｑ(Ｎ／ＬＷεi)(ｔ1＋(εi／ε1)Ａ／２)＞ｋＴ／ｑ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、Ｌは上記チャネル領域の長
さ、Ｗは上記チャネル領域の幅、ε1は第１の絶縁膜の
誘電率、ε2は第２の絶縁膜の誘電率、ｔ1は第１の絶縁
膜の膜厚とする)の条件を満足するように設定すること
によって、メモリとして動作させるための十分なしきい
値電圧Ｖthのシフト電圧△Ｖthを得ることができる。
は、請求項５または６の半導体記憶素子において、上記
チャネル領域上の上記直線状領域の結晶粒の数Ｎと直線
状領域の長さ方向の結晶粒の大きさＡを、 ｑ(Ｎ／ＬＷεi)(ｔ1＋(εi／ε1)Ａ／２)＞ｋＴ／ｑ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、Ｌは上記チャネル領域の長
さ、Ｗは上記チャネル領域の幅、ε1は第１の絶縁膜の
誘電率、ε2は第２の絶縁膜の誘電率、ｔ1は第１の絶縁
膜の膜厚とする)の条件を満足するように設定すること
によって、メモリとして動作させるための十分なしきい
値電圧Ｖthのシフト電圧△Ｖthを得ることができる。
【００７６】また、請求項８の発明の半導体記憶素子
は、制御ゲート領域とチャネル領域との間に浮遊ゲート
領域を有するＭＯＳトランジスタにより構成された半導
体記憶素子において、上記浮遊ゲート領域は、上記チャ
ネル領域表面に略平行に直線状に配列された複数のナノ
結晶である。
は、制御ゲート領域とチャネル領域との間に浮遊ゲート
領域を有するＭＯＳトランジスタにより構成された半導
体記憶素子において、上記浮遊ゲート領域は、上記チャ
ネル領域表面に略平行に直線状に配列された複数のナノ
結晶である。
【００７７】したがって、請求項８の発明の半導体記憶
素子によれば、上記チャネル領域の表面に略平行に直線
状に配列された複数のナノ結晶で上記浮遊ゲート領域を
構成して、ナノ結晶を１次元的に配列しているので、２
次元ないし３次元的に配列された浮遊ゲート領域に比べ
て、ばらつきの自由度を減じて、浮遊ゲート領域の密
度,大きさの制御性を向上できる、しきい値電圧や書き
込み性能等の特性ばらつき低減することができる。
素子によれば、上記チャネル領域の表面に略平行に直線
状に配列された複数のナノ結晶で上記浮遊ゲート領域を
構成して、ナノ結晶を１次元的に配列しているので、２
次元ないし３次元的に配列された浮遊ゲート領域に比べ
て、ばらつきの自由度を減じて、浮遊ゲート領域の密
度,大きさの制御性を向上できる、しきい値電圧や書き
込み性能等の特性ばらつき低減することができる。
【図１】 図１はこの発明の第１実施形態の半導体記憶
素子の製造工程を示す図である。
素子の製造工程を示す図である。
【図２】 図２はこの発明の第２実施形態の半導体記憶
素子の製造工程を示す図である。
素子の製造工程を示す図である。
【図３】 図３は第１実施形態の半導体記憶素子におい
てＳＯＩ基板上にナノ結晶を形成した場合の断面図であ
る。
てＳＯＩ基板上にナノ結晶を形成した場合の断面図であ
る。
【図４】 図４は第２実施形態の半導体記憶素子におい
てＳＯＩ基板上にナノ結晶を形成した場合の断面図であ
る。
てＳＯＩ基板上にナノ結晶を形成した場合の断面図であ
る。
【図５】 図５は従来の半導体記憶素子の断面図であ
る。
る。
【図６】 図６は上記半導体記憶素子の浮遊ゲートを示
す拡大図である。
す拡大図である。
【図７】 図７は従来のトンネル絶縁膜上にナノ結晶を
有する半導体記憶素子の断面の模式図である。
有する半導体記憶素子の断面の模式図である。
【図８】 図８(A)〜(C)は従来の熱酸化膜中にナノ結晶
を有する半導体記憶素子の製造方法を示す工程図であ
る。
を有する半導体記憶素子の製造方法を示す工程図であ
る。
１…シリコン基板、２…素子分離絶縁膜、３…活性領
域、４…トンネル絶縁膜、５…多結晶シリコン薄膜、５
a…細線、６…浮遊ゲート、７…コントロールゲート絶
縁膜、８…ゲート電極。
域、４…トンネル絶縁膜、５…多結晶シリコン薄膜、５
a…細線、６…浮遊ゲート、７…コントロールゲート絶
縁膜、８…ゲート電極。
Claims (8)
- 【請求項１】 半導体材料で形成されたソース領域,ド
レイン領域および上記ソース領域と上記ドレイン領域と
の間のチャネル領域と、上記チャネル領域上に所定の間
隔をあけて形成され、上記チャネル領域に流れるチャネ
ル電流を制御する制御ゲート領域とを有し、上記チャネ
ル領域と上記制御ゲート領域との間に上記制御ゲート領
域側から順に形成された第１の絶縁膜,浮遊ゲート領域
および第２の絶縁膜を有する半導体記憶素子において、 上記浮遊ゲート領域は、上記チャネル領域の表面に略平
行に直線状に配列された複数の粒状領域か、または、上
記チャネル領域の表面に略平行に形成された直線状領域
であることを特徴とする半導体記憶素子。 - 【請求項２】 請求項１に記載の半導体記憶素子におい
て、 上記浮遊ゲート領域が複数の粒状領域である場合、上記
浮遊ゲート領域の粒状領域の大きさＤは、 ｑ2／(４πεiＤ)＞ｋＴ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、ε1は第１の絶縁膜の誘電
率、ε2は第２の絶縁膜の誘電率、ｋはボルツマン定
数、Ｔは温度とする)の条件を満足することを特徴とす
る半導体記憶素子。 - 【請求項３】 請求項１に記載の半導体記憶素子におい
て、 上記浮遊ゲート領域は、タングステン,モリブデン,コバ
ルト,ニッケル,白金,ロジウム,パラジウムおよびイリジ
ウムのうちのいずれか１つの金属か、または、タングス
テン,モリブデン,コバルト,ニッケル,白金,ロジウム,パ
ラジウムおよびイリジウムのうちの少なくとも２つの金
属の混合物もしくは合金からなることを特徴とする半導
体記憶素子。 - 【請求項４】 請求項１に記載の半導体記憶素子におい
て、 上記浮遊ゲート領域は、シリコン,ゲルマニウム,シリコ
ンとゲルマニウムの混合物,III−Ｖ族の化合物またはII
−VI族の化合物のうちのいずれか１つの半導体材料から
なることを特徴とする半導体記憶素子。 - 【請求項５】 請求項１に記載の半導体記憶素子におい
て、 上記浮遊ゲート領域が直線状領域である場合、上記浮遊
ゲート領域が多結晶半導体からなることを特徴とする半
導体記憶素子。 - 【請求項６】 請求項５に記載の半導体記憶素子におい
て、 上記浮遊ゲート領域の直線状領域の長さ方向の結晶粒の
大きさＡと断面積Ｓは、 ｑ2／(２Ｃ)＞ｋＴ Ｃ＝２πεiＡ／log［{(Ａ／２＋(Ａ2／４＋ｓ2／４)
1/2)}／(Ｓ／２)］ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、ε1は第１の絶縁膜の誘電
率、ε2は第２の絶縁膜の誘電率、ｋはボルツマン定
数、Ｔは温度とする)の条件を満足することを特徴とす
る半導体記憶素子。 - 【請求項７】 請求項５または６に記載の半導体記憶素
子において、 上記チャネル領域上の上記直線状領域の結晶粒の数Ｎと
上記直線状領域の長さ方向の結晶粒の大きさＡは、 ｑ(Ｎ／ＬＷεi)(ｔ1＋(εi／ε1)Ａ／２)＞ｋＴ／ｑ εi＝(ε1＋ε2)／２ (ただし、ｑは電子の電荷、Ｌは上記チャネル領域の長
さ、Ｗは上記チャネル領域の幅、ε1は第１の絶縁膜の
誘電率、ε2は第２の絶縁膜の誘電率、ｔ1は第１の絶縁
膜の膜厚とする)の条件を満足することを特徴とする半
導体記憶素子。 - 【請求項８】 制御ゲート領域とチャネル領域との間の
浮遊ゲート領域を有するＭＯＳトランジスタにより構成
された半導体記憶素子において、 上記浮遊ゲート領域は、上記チャネル領域表面に略平行
に直線状に配列された複数のナノ結晶であることを特徴
とする半導体記憶素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27143697A JP3495889B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体記憶素子 |
| TW087116342A TW396598B (en) | 1997-10-03 | 1998-10-01 | Semiconductor storage device |
| US09/165,800 US6310376B1 (en) | 1997-10-03 | 1998-10-02 | Semiconductor storage device capable of improving controllability of density and size of floating gate |
| KR1019980041568A KR100305038B1 (ko) | 1997-10-03 | 1998-10-02 | 부유게이트의밀도와치수의제어성을개선할수있는반도체기억소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27143697A JP3495889B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111869A true JPH11111869A (ja) | 1999-04-23 |
| JP3495889B2 JP3495889B2 (ja) | 2004-02-09 |
Family
ID=17500007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27143697A Expired - Fee Related JP3495889B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体記憶素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6310376B1 (ja) |
| JP (1) | JP3495889B2 (ja) |
| KR (1) | KR100305038B1 (ja) |
| TW (1) | TW396598B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001099167A3 (en) * | 2000-06-16 | 2002-04-04 | Motorola Inc | Memory device including nanoclusters and method for manufacture |
| US6413819B1 (en) | 2000-06-16 | 2002-07-02 | Motorola, Inc. | Memory device and method for using prefabricated isolated storage elements |
| JP2002222875A (ja) * | 2001-01-25 | 2002-08-09 | Sony Corp | 不揮発性半導体記憶素子及びその製造方法 |
| JP2007158176A (ja) * | 2005-12-07 | 2007-06-21 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JP2007243171A (ja) * | 2006-02-10 | 2007-09-20 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置及びその作製方法 |
| JP2010129990A (ja) * | 2008-12-01 | 2010-06-10 | Hiroshima Univ | 不揮発性半導体記憶素子とその製造方法 |
| US8338257B2 (en) | 2006-02-10 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor storage device and manufacturing method thereof |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400610B1 (en) * | 2000-07-05 | 2002-06-04 | Motorola, Inc. | Memory device including isolated storage elements that utilize hole conduction and method therefor |
| GB2364823A (en) * | 2000-07-12 | 2002-02-06 | Seiko Epson Corp | TFT memory device having gate insulator with charge-trapping granules |
| US6580124B1 (en) * | 2000-08-14 | 2003-06-17 | Matrix Semiconductor Inc. | Multigate semiconductor device with vertical channel current and method of fabrication |
| US6531731B2 (en) * | 2001-06-15 | 2003-03-11 | Motorola, Inc. | Integration of two memory types on the same integrated circuit |
| JP3745297B2 (ja) * | 2002-03-27 | 2006-02-15 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| TW533588B (en) * | 2002-04-24 | 2003-05-21 | Nanya Technology Corp | Flash memory and its manufacturing method |
| JP3983105B2 (ja) * | 2002-05-29 | 2007-09-26 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US7005697B2 (en) * | 2002-06-21 | 2006-02-28 | Micron Technology, Inc. | Method of forming a non-volatile electron storage memory and the resulting device |
| US6888739B2 (en) * | 2002-06-21 | 2005-05-03 | Micron Technology Inc. | Nanocrystal write once read only memory for archival storage |
| US6970370B2 (en) * | 2002-06-21 | 2005-11-29 | Micron Technology, Inc. | Ferroelectric write once read only memory for archival storage |
| US7221017B2 (en) | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide-conductor nanolaminates |
| US7221586B2 (en) | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide nanolaminates |
| US7045851B2 (en) * | 2003-06-20 | 2006-05-16 | International Business Machines Corporation | Nonvolatile memory device using semiconductor nanocrystals and method of forming same |
| TWI276206B (en) * | 2003-11-25 | 2007-03-11 | Promos Technologies Inc | Method for fabricating flash memory device and structure thereof |
| US7265036B2 (en) * | 2004-07-23 | 2007-09-04 | Applied Materials, Inc. | Deposition of nano-crystal silicon using a single wafer chamber |
| US7588988B2 (en) | 2004-08-31 | 2009-09-15 | Micron Technology, Inc. | Method of forming apparatus having oxide films formed using atomic layer deposition |
| US7235501B2 (en) | 2004-12-13 | 2007-06-26 | Micron Technology, Inc. | Lanthanum hafnium oxide dielectrics |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| US7575978B2 (en) | 2005-08-04 | 2009-08-18 | Micron Technology, Inc. | Method for making conductive nanoparticle charge storage element |
| US7592251B2 (en) | 2005-12-08 | 2009-09-22 | Micron Technology, Inc. | Hafnium tantalum titanium oxide films |
| US7709402B2 (en) | 2006-02-16 | 2010-05-04 | Micron Technology, Inc. | Conductive layers for hafnium silicon oxynitride films |
| US7759747B2 (en) | 2006-08-31 | 2010-07-20 | Micron Technology, Inc. | Tantalum aluminum oxynitride high-κ dielectric |
| US20080128786A1 (en) * | 2006-12-04 | 2008-06-05 | Electronics And Telecommunications Research Institute | High density semiconductor memory device and method for manufacturing the same |
| US20080246101A1 (en) * | 2007-04-05 | 2008-10-09 | Applied Materials Inc. | Method of poly-silicon grain structure formation |
| JP2010114409A (ja) * | 2008-10-10 | 2010-05-20 | Sony Corp | Ｓｏｉ基板とその製造方法、固体撮像装置とその製造方法、および撮像装置 |
| US7968406B2 (en) | 2009-01-09 | 2011-06-28 | Micron Technology, Inc. | Memory cells, methods of forming dielectric materials, and methods of forming memory cells |
| KR101039803B1 (ko) * | 2009-12-24 | 2011-06-09 | 고려대학교 산학협력단 | 플로팅 바디 비휘발성 메모리 소자 및 그 제조 방법 |
| US8288811B2 (en) | 2010-03-22 | 2012-10-16 | Micron Technology, Inc. | Fortification of charge-storing material in high-K dielectric environments and resulting apparatuses |
| US9343142B2 (en) * | 2012-01-05 | 2016-05-17 | Globalfoundries Inc. | Nanowire floating gate transistor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508543A (en) | 1994-04-29 | 1996-04-16 | International Business Machines Corporation | Low voltage memory |
| US5714766A (en) * | 1995-09-29 | 1998-02-03 | International Business Machines Corporation | Nano-structure memory device |
| JPH1041412A (ja) * | 1996-07-18 | 1998-02-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5852306A (en) * | 1997-01-29 | 1998-12-22 | Micron Technology, Inc. | Flash memory with nanocrystalline silicon film floating gate |
| US6060743A (en) * | 1997-05-21 | 2000-05-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device having multilayer group IV nanocrystal quantum dot floating gate and method of manufacturing the same |
| US6069380A (en) * | 1997-07-25 | 2000-05-30 | Regents Of The University Of Minnesota | Single-electron floating-gate MOS memory |
-
1997
- 1997-10-03 JP JP27143697A patent/JP3495889B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-01 TW TW087116342A patent/TW396598B/zh not_active IP Right Cessation
- 1998-10-02 US US09/165,800 patent/US6310376B1/en not_active Expired - Fee Related
- 1998-10-02 KR KR1019980041568A patent/KR100305038B1/ko not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001099167A3 (en) * | 2000-06-16 | 2002-04-04 | Motorola Inc | Memory device including nanoclusters and method for manufacture |
| US6413819B1 (en) | 2000-06-16 | 2002-07-02 | Motorola, Inc. | Memory device and method for using prefabricated isolated storage elements |
| JP2002222875A (ja) * | 2001-01-25 | 2002-08-09 | Sony Corp | 不揮発性半導体記憶素子及びその製造方法 |
| JP2007158176A (ja) * | 2005-12-07 | 2007-06-21 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JP2007243171A (ja) * | 2006-02-10 | 2007-09-20 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置及びその作製方法 |
| US8338257B2 (en) | 2006-02-10 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor storage device and manufacturing method thereof |
| JP2010129990A (ja) * | 2008-12-01 | 2010-06-10 | Hiroshima Univ | 不揮発性半導体記憶素子とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990036815A (ko) | 1999-05-25 |
| KR100305038B1 (ko) | 2001-12-17 |
| JP3495889B2 (ja) | 2004-02-09 |
| US6310376B1 (en) | 2001-10-30 |
| TW396598B (en) | 2000-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3495889B2 (ja) | 半導体記憶素子 | |
| KR0174633B1 (ko) | 이중 제어 게이트를 갖는 실리콘-온-절연물 상의 반도체 랜덤 액세스 메모리 셀 | |
| US6294813B1 (en) | Information handling system having improved floating gate tunneling devices | |
| US6090666A (en) | Method for fabricating semiconductor nanocrystal and semiconductor memory device using the semiconductor nanocrystal | |
| US6677204B2 (en) | Multigate semiconductor device with vertical channel current and method of fabrication | |
| US6548825B1 (en) | Semiconductor device including barrier layer having dispersed particles | |
| US7208365B2 (en) | Nonvolatile memory device and method of manufacturing the same | |
| JP2001223281A (ja) | メモリ装置 | |
| US20020139973A1 (en) | Controllable conduction device | |
| JP5579563B2 (ja) | 電荷キャリアデバイス | |
| KR20020059746A (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
| JP5016164B2 (ja) | メモリ膜およびその製造方法、並びにメモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 | |
| US20200020529A1 (en) | Methods Of Forming A Channel Region Of A Transistor And Methods Used In Forming A Memory Array | |
| JP2001313342A (ja) | 半導体素子およびその製造方法 | |
| JP2910673B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2003078050A (ja) | 半導体装置及びその製造方法 | |
| JP2004048062A (ja) | 半導体ナノ結晶の製造方法およびその半導体ナノ結晶を用いた半導体記憶素子 | |
| US20030067041A1 (en) | Method for textured surfaces in floating gate tunneling oxide devices | |
| KR100849993B1 (ko) | 비대칭 쇼트키 장벽을 이용한 ｎｏｒ형 플래시 기억 소자및 그 제조 방법 | |
| JP4514087B2 (ja) | メモリ膜構造、メモリ素子及びその製造方法、並びに、半導体集積回路及びそれを用いた携帯電子機器 | |
| KR100782911B1 (ko) | 나노결정을 균일하게 형성하는 방법 및 나노결정을포함하는 소자 | |
| JP2001527297A (ja) | クーロン閉塞が可能な多重メモリ装置、該装置の製造方法及び該装置における読出／書込／消去方法 | |
| US10164061B2 (en) | Method of fabricating non-volatile memory device array | |
| JP2007306022A (ja) | シリコン薄膜、シリコン単結晶粒子群、半導体装置、及び、フラッシュメモリセル | |
| JPH09246405A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |