KR0174633B1 - 이중 제어 게이트를 갖는 실리콘-온-절연물 상의 반도체 랜덤 액세스 메모리 셀 - Google Patents

이중 제어 게이트를 갖는 실리콘-온-절연물 상의 반도체 랜덤 액세스 메모리 셀 Download PDF

Info

Publication number
KR0174633B1
KR0174633B1 KR1019950010080A KR19950010080A KR0174633B1 KR 0174633 B1 KR0174633 B1 KR 0174633B1 KR 1019950010080 A KR1019950010080 A KR 1019950010080A KR 19950010080 A KR19950010080 A KR 19950010080A KR 0174633 B1 KR0174633 B1 KR 0174633B1
Authority
KR
South Korea
Prior art keywords
control gate
gate
layer
memory cell
channel
Prior art date
Application number
KR1019950010080A
Other languages
English (en)
Other versions
KR950030371A (ko
Inventor
아코빅 알렉산드레
벤송우
Original Assignee
윌리엄 티. 엘리스
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 티. 엘리스, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 윌리엄 티. 엘리스
Publication of KR950030371A publication Critical patent/KR950030371A/ko
Application granted granted Critical
Publication of KR0174633B1 publication Critical patent/KR0174633B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

본 발명의 목적은 메모리 셀 어레이의 스택된 게이트 메모리 셀로서 SOI 기판 상에서 구성되며 셀의 전도 채널 바로 아래에 매립된 제2제어 게이트와, 제2제어 게이트의 전압을 변화시켜 플로팅 채널의 전위를 조정시키도록 플로팅 게이트 상에 침착된 워드 라인인 제1제어 게이트를 포함하여 어레이에서 특정 셀이 선택된 후 플로팅 게이트 및 채널을 통한 FN 터널링에 의해 인접한 셀들의 교란없이 선택된 셀이 프로그램 또는 소거되어지는 메모리 셀 어레이의 스택된 게이트 메모리 셀을 제공하는데 있다. 제2제어 게이트는 플로팅 게이트에 기억된 정보를 판독하면서 또한 교란 방지를 위해 사용될 수 있다. 제2제어 게이트는 비트 라인과는 평행하며 워드 라인 제1제어 게이트와는 수직이다. 플로팅 게이트 및 셀은 제1제어 게이트와 제2제어 게이트의 교차점에 위치된다. 따라서, 제1 및 제2제어 게이트의 전압만을 변화시킴으로써 FN 터널링을 통해 셀을 프로그램 또는 소거시킬 수 있다.

Description

이중 제어 게이트를 갖는 실리콘-온-절연물 상의 반도체 랜덤 액세스 메모리 셀
제1도는 실리콘-온-절연체 구조체(silicon-on-insulator structure)상의 이중 제어 게이트 비휘발성 랜덤 액세스 반도체 메모리 셀(a dual control gate non-volatile random acess semiconductor memory cell)에 대한 정단면도.
제2도는 제1도에서 도시된 메모리 셀의 평면도.
제3도 내지 제12도는 제1 및 제2도의 메모리 셀을 그 제조 공정 중의 여러단계로 도시한 정단면도 및 평면 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판층 14 : 제2제어 게이트
40 : 플로팅 게이트 44 : 제1제어 게이트
[발명의 분야]
본 발명은 일반적으로 반도체 랜덤 액세스 메모리 셀 구조체(semiconductor random acess memory cell strucrure) 및 그 제조 방법에 관한 것으로, 보다 상세하게는 이중의 제어 게이트(dual control gates)를 가지며 실리콘-온-절연물 구조체(silicon-on-insulator structure)상에서 제조되는 비휘발성 랜덤 액세스 메모리 셀(non-volatile random acess memory cell)에 관한 것이다.
[발명의 배경]
반도체 메모리 셀들은 프로그램 및 소거 기능(progran and erase funtions)을 위해 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 이용하여 제조되어 왔으며, 이들 반도체 메모리 셀은 소거 가능한 프로그래머블 랜덤 액세스 메모리 셀(EPROM), 전기적으로 소거 가능한 프로그래머블 메모리 셀(EEPROM) 및 플래시메모리(flash memories)로서 사용되고 있다.
1991년 10월 8일자로 Belistein등에게 허여된 발명의 명칭이 매립된 기억 노드 상에 위치한 수평 SOI 전송 소자를 갖는 DRAM 메모리 셀 및 그 제조 방법(DRAM MEMORY CELL HAVING A HORIZONTAL SOI TRANSFER DEVICE DISPOSED OVER A BURIED STORAGE NODE AND FABRICATION METHODS THEREFOR)인 미국 특허 제5,005,898호에서는 기판(substrate)과, 이 기판내에 최소한 부분적으로 형성되어 기판과 전기 절연되어 있는 다수의 트렌치 캐패시터(trench capacitors)를 포함하는 반도체 메모리 셀 및 그 제조 방법에 대해 기술되어 있다. 실리콘-온-절연물(SOI)영역은 절연물 상에 놓여 있는 실리콘층을 포함한다. 이 실리콘층은 다수의 능동 소자 영역(active device regions)으로 나누어 지는데, 이들 각각의 능동 소자 영역은 전도 영역(eletrically conductive regions)중 한 영역 상에 배치되며, 액세스 트랜지스터(acess transistor)의 게이트 노드(gate node)를 형성하는 상측의 제1전극, 즉 워드 라인(word line)과, 액세스 트랜지스터의 소스 노드(source node)를 형성하는 제2전극, 즉 비트 라인(bit line)과, 액세스 트랜지스터의 드레인 노드(drain node)를 형성하는 하측의 트렌치 캐패시터에 결합되어 있다. 상기 워드 라인은 서로 대향하고 있으며 전기적으로 절연되는 한 쌍의 수직 측벽(a pair of opposed, electrically insulating vertical sidewalls)을 포함하는데, 액세스 트랜지스터 각각의 소스 노드 및 드레인 노드 각각은 수직 측벽 중 하나에 배치된 전기 도체로 구성되어 있다. 상기 반도체 메모리 셀 어레이는 능동 소자 영역들을 기판에 결합시켜 부유 기판 효과(floating substrate effect)를 감소시키거나 제거시키는 구조체를 더 포함한다.
1991년 3월 12일자로 Arikawa등에게 허여된 발명의 명칭이 아모퍼스 시드를 이용하여 반도체 물질을 성장시키기 위한 반도체 제품의 제조(PREPARATION OF A SEMICONDUCTOR ARTICLE USING AN AMORPHOUS SEED TO GROW SINGLE CEYSTAL SEMICONDUCTOR MATERIAL)인 미국 특허 제4,999,313호에서는 동일한 절연체 기판 상에 어느 한 전기 도전형의 반도체 단결정 영역(semiconductor single crystal region)과 반대의 전기 도전형 반도체 단결정 영역을 갖는 다수의 반도체 단결정 영역을 포함하고 있는 반도체 제품 및 그 제조 방법에 대해 기술되어 있다. 최소한 어느 한 전기 도전형의 반도체 단결정 영역은, 핵형성 밀도(nucleation density)가 절연체 기판 물질보다 충분히 크고 반도체 물질의 단지 하나의 단일 핵(single nucleus)만을 성장시킬 수 있는 정도로까지 충분히 상질(fine)인 다른 물질을 형성하고, 반도체 물질이 형성된 단일 핵 주위에 성장되도록 허용함으로써 제공된다.
1982년 6월 15일자로 Goldsmith씨 등에게 허여된 발명의 명칭이 게이트 주입식 플로팅 게이트 메모리 소자용 개량 게이트 부재 형성 방법(METHOD OF FORMING AN IMPROVED GATE MEMBER FOR A GATE INJECTED FLOATING GATE MEMORY DEVICE)인 미국 특허 제4,334,347호에서는 플로팅 게이트(floating gate)로의 전하(전자 또는 정공들)의 주입을 위한 장벽 높이(barrier height)가 감소되고, 개선된 전하의 보유력 및 내구력 특성(charge retention and endurance characteristics)을 갖는 개선된 게이트 주입식 플로팅 게이트 메모리 장치에 대해 기술되어 있다. 이것은 제어 전극과, 플로팅 게이트의 절연층 사이의 반절연 다결정 실리콘층을 사용하므로써 달성된다. IBM Technical Disclosure Bulletin의 1991년 11월자 제34권 제6호 238면 내지 241면의 Acovic씨 등에 의한 문헌에서는 제어 게이트 및 플로팅 게이트 상의 실리콘이 풍부한 산화물 인젝터(silicon-rich-oxide injectors) 사이의 진공(vacuum)으로 전자를 이동시키는 것에 대해 기술되어 있다. SiO2대신에 진공을 이용하기 때문에 셀의 내구력 및 보유력이 매우 높아 진정한 비휘발성 RAM 셀이 될 수 있으며, SRO 인젝터와 진공의 사용으로 프로그래밍 전압을 낮출 수 있다.
[발명의 요약]
본 발명의 목적은 이중의 제어 게이트를 갖는 개선된 비휘발성 랜덤 액세스 반도체 메모리 셀을 제공하는데 있다.
본 발명의 다른 목적은 실리콘-온-절연물 구조체 상에 제조된 이중 게이트의 비휘발성 랜덤 액세스 반도체 메모리 셀을 제공하는데 있다.
본 발명의 또다른 목적은 프로그램 또는 소거를 위해 파울러/노드하임 터널링을 사용하거나 또한 채널 핫 캐리어 프로그래밍(channek hot carrier programming)을 사용할 수 있는 비휘발성 랜덤 액세스 메모리 셀을 제공하는데 있다.
본 발명의 또다른 목적은 제1제어 게이트 및 제2제어 게이트를 포함하여 인접한 셀을 교란시키지 않고 저전압 터널링 동작을 행할 수 있는 파울로-노드하임 터널링을 사용하는 랜덤 액세스 메모리 셀을 제공하는데 있다.
제1도를 참조해 보면, 실리콘-온-절연체(SOI) 구조체 상에서 제조된 이중의 제어 게이트를 포함하여 특히 파울러-노드하임 터널링을 사용할 때 프로그램 및 소거 모드동안 소거 기능을 향상시키고 교란(disturbance)을 피할 수 있는 비휘발성 랜덤 액세스 메모리(NVRAM)셀의 단면을 도시하고 있다.
NVRAM 셀에 대한 프로그래밍 메카니즘(programming mechanism)으로서 채널 핫 캐리어 주입(channel hot carrer injection)대신에 파울러-노드하임 터널링을 사용하면 전력 소모를 줄일 수 있으며 또한 성능을 개선시킬 수 있다. 그러나, 스택되어진(staked)-게이트 NVRAM에서 FN 터널링을 사용하는 경우, 하나의 셀을 프로그래밍하게 되면, 인접한 셀들로 연장되어 있는 워드라인(제어 게이트)상에는 고전압이 필요하기 때문에, 대개 인접한 셀들을 교란시킬 것이다. 그 결과, 선택된 워드 라인의 모든 셀들이 프로그램되거나 또는 소스 및 드레인을 선택된 셀과 공유하는 셀들도 또한 프로그램되어진다. 이러한 결함을 교란(disturb)이라 한다.
소거 메키니즘(erase mechanism)으로서 파울러-노드하임 터널링을 사용하는 때에도 동일한 교란 문제가 발생될 것이다. 비록 현재의 NVRAM 응용에 있어서는 블럭 소거가(block erase)가 허용될 수 있지만, 고상 디스크(solid state disk)의 응용에 있어서는 NVRAM이 선택적인 소거 능력을 갖는 것이 바람직하다.
제1도에서 도시된 본 발명의 실시예의 경우, FN 터널링의 사용에 따른 프로그램 및 소거동안에 생겨나는 상기 교란의 문제점은, 본원 발명인 셀의 전도 채널 바로 아래에 매립된 제2제어 게이트(14)을 갖는 SOI[층(10), (12)] 구조체 상에 형성된 스택되어진-케이트 NVRAM 셀에 의해 극복되어질 수 있다.
제2제어 게이트(14)의 전압을 변화시킴으로써 플로팅 채널의 전위가 조정되어, 특정 셀이 선택되어진 후, 선택된 셀은 플로팅 게이트(40) 및 채널을 통한 FN 터널링에 의해 인접한 셀들을 교란시키지 않고 프로그램 또는 소거될 수 있다. 제2제어 게이트(14)는 플로팅 게이트(40)에 기억된 정보를 판독하면서 또한 교란 방지를 위해 사용될 수 있다.
선택적으로, 산화물층(12) 대신에 P형 실리콘층을 사용할 수 있다.
제2제어 게이트(14)는 비트 라인[소스/드레인(34-1/34-2)]과 평행하며 워드 라인(44)(제1제어 게이트)과는 수직이다. 플로팅 게이트 및 셀은 제1제어 게이트 및 제2제어 게이트(44 및 14)의 교차점(크로스 포인트)에 배치된다. 따라서, 단지 제1제어 게이트 및 제2제어 게이트(44 및 14)의 전압만을 변화시킴으로써, FN 터널링을 통해 셀을 프로그램 또는 소거시킬 수 있다.
보다 상세히 설명하고자 제1도를 다시 참조해 보면, 제2도에서 도시된 어레이에 대한 평면도의 AA′를 따라 절취한 비휘발성 랜덤 액세스 메모리 어레이의 단면도가 도시되어 있다. 제1도의 구조체는 기판인 실리콘층(10)을 포함한다. 2,000옹스트롱의 두께를 가질 수 있는 절연 산화물층(12)과, 1,000옹스트롱의 두께를 가질 수 있는 매립된 제어 게이트(14)는 0.5미크론 두께일 수 있는 전도 채널(34)아래에서 산화물층(26) 바로 아래에 침착된다. 전도 채널(34)은 소스 영역과 드레인 영역(34-1과 34-2)간에 배치된다.
예를 들어 7nm 두께의 게이트 산화물층(38)이 소스, 드레인 및 채널영역 상에 위치된다. 플로팅 게이트(40)는 게이트 산화물층(38)상에 위치되며, 예를 들어, 5nm 두께의 SiO2, 5nm 두께의 Si3N4및 5nm 두께의 SiO2를 갖는 산화물/질화물/산화물층(ONO)(42)으로 피복된다. 예를 들어 1,000 내지 2,000옹스트롱 두께의 도핑된(doped) 폴리실리콘층(44)은 워드 라인 제어 게이트를 제공한다. 워드 라인 (44)은 제1제어 게이트로 언급될 것이며, 매립된 게이트(14)는 제2제어 게이트로 언급될 것이다.
제2도를 참조해 보면, 제1도의 제어 게이트(14 및 44)와 비트라인(26)을 나타내는 제1도의 구조체에 대한 평면도를 도시하고 있다.
제3도 내지 제10도를 참조해 보면 NVRAM의 제조 공정에서의 여러 단계들을 단면도를 통해 도시하고 있다. 제3도에서, 실리콘층(10) 상에 이산화 실리콘층(12)이 제공되고 있으며, 실리콘 측방향 오버그로우(silicon lateral overgrow, SLO)와 같은 본 기술에서 공지된 공정을 이용하여, 이산화 실리콘층(12)상에 제2실리콘층(14)이 성장된다. SLO 공정을 통해 이산화 실리콘층(12)에 구멍을 형성시키고, 적정온도와 압력 조건하에서, 시드(seed)로서 실리콘층(10)을 사용하여 구멍(16)을 통해 이산화 실리콘층(12) 상에 실리콘층(14)을 (예를 들어 에피택셜로)성장시킨다. 구멍(16)은 장치(device)가 제조될 영역에서 이격된 위치에 형성된다. 만일 상술한 바와 같이, 이산화 실리콘층(12)대신에 P형 실리콘을 사용하면 SLO 공정은 불필요하다.
선택적으로, 제3도의 구조체를 산화물층(즉, 12)과 실리콘층(즉, 14)으로 구성된 실리콘-온-구조체로 대체할 수 있으며, 필요한 경우에는 N+도펀트(dopants)를 고에너지로 주입시킬 수 있다.
또 다른 대안으로서, 매립된 산화물을 형성하기 위해 산소를 주입시키고 난 후 20시간동안 1300℃에서 어닐링(annel)시키는 SIMOX(Separation by Implanted Oxygen)공정을 이용할 수 있다.
제3도의 구조체를 이용하여 제4도에 도시된 바와 같이 실리콘층(14) 상에, 예를 들어 20nm 두께의 산화물층(18)과 질화물층(20)을 침착시킨다. 상측의 질화물층(20)은 포토레지스트(22)로 패턴 형성(pattern)되는데, 이 포토레지스트는 제5도에서 도시된 바와 같이 질화물층(20) 및 산화물층(18)을 통해 실리콘층(14)까지 구멍을 에칭시키기 위한 에칭 마스크(etch mask)로서 사용된다.
상기 포토레지스트를 제거시키고 에칭된 구멍을 산화물층(24)으로 충진시키며 질화물층(20) 및 산화물층(18)을 제거시키기 위해 표준의 화학-기계 연마 기술(standard chemical-mechanical polishings)을 이용하여 제5도의 구조체를 연마시켜 제6도에서 도시된 구조체를 얻는다.
제7도에서 도시된 바와 같이 예를 들어 10nm 두께의 박막의 산화물층(26)을 침착 또는 성장시킨다. 제7도의 산화물층(26) 상에 연마 저지대(polish stop)로서 사용되는 국소의 질화물층(28)과 후막의 산화물층(30)을 형성시킨다. 산화물층(26)에서 구멍(32)을 형성하고 SLO 공정을 반복하여 시드로서 실리콘층(14)을 사용하여 산화물층(26) 상에 실리콘층(34)을 형성시킨다.
질화물층(28) 및 산화물층(30)을 연마. 저지대로서 사용하여, 실리콘층(34)을 산화물층(30)의 레벨까지 하향 연마시킨다. 다음 단계는 제8도에서 도시된 바와 같이 채널 도핑(channel doping)으로서 P형 도펀트(5 × 1016)를 이온 주입시키는 것이다.
다음에 제9도에서 도시된 바와 같이 예를 들어 7nm 두께의 게이트 산화물층(38)을 제8도의 구조체 상에 침착시킨다. 제1도를 참조해 보면, 제9도의 구조체 상에 도핑되지 않은(undoped) 폴리실리콘층(40)이 침착되어 있다. 폴리실리콘층(40)을 리소그래픽 기술을 이용하여 패턴 형성화하여 채널 영역(40)을 형성한다. 폴리실리콘층은 먼저 x방향으로 패턴 형성되어 (제11도), 소스, 드레인 및 플로팅 게이트에 대해 동시에 이온 주입(N + 1020)된다. 다음에 폴리실리콘층은 y방향으로 패턴 형성되어 플로팅 게이트(사각형)가 형성된다(제12도). 다음에 이온 주입(P형 5 × 1019)에 의해 소스와 드레인 간에는 분리(isolations)가 형성된다.
폴리실리콘층(40) 상에, 5nm의 SiO2, 10nm Si3N4및 5nm SiO2의 ONO 층(42)이 침착되며, ONO 층(42)상에 도핑된 폴리실리콘층(44)이 침착되어 NVRAM의 워드 라인(제어 게이트)(44)이 제공된다.
다시 제1도를 참조해 보면, 제2제어 게이트(14)가 제공되어 있는 것을 알 수 있다. 이것에 의해 프로그램 및 소거를 하기 위해 고전압 없이도 FN 터널링을 바람직하게 이용할 수 있다. FN 터널링은 실리콘 영역들 간의 산화물층을 횡단하는 전자들(electrons)을 가속시킴에 있어서 강한 전계(strong electric fields)를 필요로 하기 때문에, 종래에는 강한 전계를 제공하기 위해 고전압을 사용하였다. 이러한 고전압으로 인하여 워드 라인을 따르는 모든 셀들은 워드 라인이 연속되어 있고 고전압을 전달하기 때문에 모두 함께 프로그램 또는 소거되도록 된다. 이러한 상태를 교란(disturb)이라 한다. 제1도에서 도시된 본 발명의 실시예에 있어서, 만일 실제 채널 영역들 간에 큰 전압이 필요하면 제1제어 게이트(워드 라인)(44)와 제2제어 게이트(14)에 전압이 인가될 수 있다. 예를 들어, FN 터널링에서 15 볼트의 전압차를 필요로 하면, 종래에는 워드 라인에 15 볼트가 걸리게 되어 교란 상태가 발생하였다. 그러나, 본 발명을 이용하면 -10 볼트의 전압이 제2제어 게이트(14)에 인가되고 +5 볼트의 전압이 워드 라인 제어 게이트(44)에 인가되어 교란 상태를 일으키지 않고 15 볼트의 전압차를 제공할 수 있다.
지금까지는 셀의 전도 채널 바로 아래에 제2제어 게이트가 매립된 SOI 구조체 상에 스택된 게이트의 NVRAM 셀에 대해 기술하였다. 제2제어 게이트에 전압을 인가하고 변화시킴으로써 채널의 전위가 조정되고, 이에 따라 특정 셀을 선택한 후 선택한 셀을 인접한 셀들을 교란시키지 않고 플로팅 게이트 및 채널을 통한 FN 터널링에 의해 프로그램 또는 소거할 수 있다. 제2제어 게이트는 플로팅 게이트에 기억된 정보를 판독하는 동안 교란 방지를 위해 사용될 수 있다.
제2제어 게이트는 비트 라인들(소스 및 드레인)과는 평행하며 제1제어 게이트인 워드 라인과는 수직이다. 플로팅 게이트 및 셀은 제1제어 게이트와 제2제어 게이트가 교차하는 교차점에 위치된다. 이 때문에, 제1 및 제2제어 게이트에 대한 전압만을 변화심으로써, FN 터널링을 통해 셀을 프로그램 또는 소거시킬 수 있다. 그러나, 본 발명은 FN 터널링 응용에만 국한되지 않고 핫 채널 캐리어 주입에 대해서도 적용될 수 있다.
상기한 기술은 단지 본 발명의 예시에 지나지 않는다는 것에 주목해야 할 필요가 있다. 본 발명의 사상 및 범주를 벗어나지 않는 한은 본 기술 분야에 숙련된 자들은 여러 가지의 변형 및 수정이 가능하다. 따라서, 본 발명은 첨부된 특허 청구의 범위 내에 속하는 모든 변형 실시예를 포함한다.

Claims (3)

  1. 메모리 어레이를 위한 이중 제어 게이트 랜덤 액서스 메모리 셀(a dual control gate random acess memory cell for a memory array)에 있어서, 전기적 절연 재료의 제1층, 상기 제1층 상에 놓여 있으며, 능동 소자의 서로 인접한 소오스, 채널, 및 드레인 영역을 포함하는 반도체 재료층, 상기 반도체 재료층의 상시 채널 영역 상에 놓여 있는 플로팅 게이트 요소, 상기 플로팅 게이트 요소 상에 놓여 있으며, 상기 소오스 및 드레인 영역과 평행하게 배치되는 제1제어 게이트 요소, 및 상기 전기적 절연 재료의 제1층 내에 배치되며 상기 채널 영역 아래에 놓여 상기 제1제어 게이트 요소에 수직하게 배치된 제2게이트를 제공하는 이산 영역을 포함하며, 상기 제1제어 게이트 요소, 상기 플로팅 게이트 요소, 상기 소오스, 상기 채널과 상기 드레인 영역, 및 상기 제2제어 게이트 요소는 서로 조합되어 스택된 랜덤 액세스 메모리 어레이 구조체용 2중 게이트 메모리 셀을 형성하며, 상기 수직으로 배치된 제1 및 제2게이트 요소는 상기 메모리 셀을 선택적으로 판독, 기록 및 소거하기 위한 전압에 응답하는 이중 제어 게이트 랜덤 액세스 메모리 셀.
  2. 제1항에 있어서, 상기 제1층 상에 놓여 있는 상기 반도체 재료층은, 상기 소오스, 채널 및 드레인 영역을 제공하기 위해 도전성이 교번하는 이산 영역들로 세분화되며, 상기 메모리 셀 구조체는 상기 반도체 재료층과 그 위에 놓여있는 상기 플로팅 게이트 요소 사이에 배치된 절연 재료층, 및 상기 플로팅 게이트 요소와 그 위에 놓여 있는 상기 제1제어 게이트 요소 사이에 배치된 절연 재료층을 더 포함하는 이중 제어 게이트 랜덤 액세스 메모리 셀.
  3. 제2항에 있어서, 상기 제1제어 게이트는, 상기 메모리 어레이 내에 각각의 메모리 셀의 상기 제2제어 게이트에 수직으로 배치된 폴리실리콘 워드 라인인 이중 제어 게이트 랜덤 액세스 메모리 셀.
KR1019950010080A 1994-04-29 1995-04-27 이중 제어 게이트를 갖는 실리콘-온-절연물 상의 반도체 랜덤 액세스 메모리 셀 KR0174633B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/235,768 1994-04-29
US8/235,768 1994-04-29
US08/235,768 US5446299A (en) 1994-04-29 1994-04-29 Semiconductor random access memory cell on silicon-on-insulator with dual control gates

Publications (2)

Publication Number Publication Date
KR950030371A KR950030371A (ko) 1995-11-24
KR0174633B1 true KR0174633B1 (ko) 1999-02-01

Family

ID=22886832

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950010080A KR0174633B1 (ko) 1994-04-29 1995-04-27 이중 제어 게이트를 갖는 실리콘-온-절연물 상의 반도체 랜덤 액세스 메모리 셀

Country Status (5)

Country Link
US (1) US5446299A (ko)
JP (1) JP3096401B2 (ko)
KR (1) KR0174633B1 (ko)
DE (1) DE19512431C2 (ko)
TW (1) TW280025B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100440095B1 (ko) * 2000-07-03 2004-07-14 샤프 가부시키가이샤 비휘발성 반도체 기억장치, 그의 제조 방법 및 동작 방법
KR100890018B1 (ko) * 2001-07-26 2009-03-25 삼성전자주식회사 메모리 셀
KR100900080B1 (ko) * 2001-05-07 2009-06-01 어드밴스드 마이크로 디바이시즈, 인코포레이티드 자기 조립형 폴리머 막을 구비한 메모리 디바이스 및 그제조 방법
KR101149666B1 (ko) * 2006-07-17 2012-05-31 마이크론 테크놀로지, 인크. 캐패시터없는 단일 트랜지스터 플로팅 바디 ｄｒａｍ 셀 및그 형성 방법

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218703B1 (en) * 1995-07-23 2001-04-17 Ricoh Company, Ltd. Semiconductor device with control electrodes formed from semiconductor material
KR0179175B1 (ko) * 1995-10-05 1999-03-20 문정환 반도체 메모리 장치 및 제조방법
JP3535307B2 (ja) * 1996-03-15 2004-06-07 株式会社半導体エネルギー研究所 半導体装置
JP2877103B2 (ja) * 1996-10-21 1999-03-31 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
US5933735A (en) * 1997-01-16 1999-08-03 United Microelectronics Corp. Semiconductor read-only memory device and method of fabricating the same
US5943573A (en) * 1997-01-17 1999-08-24 United Microelectronics Corp. Method of fabricating semiconductor read-only memory device
US6069380A (en) * 1997-07-25 2000-05-30 Regents Of The University Of Minnesota Single-electron floating-gate MOS memory
AU3818997A (en) * 1997-07-25 1999-02-16 Regents Of The University Of Minnesota Single-electron floating-gate mos memory
US6384439B1 (en) * 1998-02-02 2002-05-07 Texas Instruments, Inc. DRAM memory cell and array having pass transistors with recessed channels
US6064589A (en) * 1998-02-02 2000-05-16 Walker; Darryl G. Double gate DRAM memory cell
US6445032B1 (en) 1998-05-04 2002-09-03 International Business Machines Corporation Floating back gate electrically erasable programmable read-only memory(EEPROM)
KR100267013B1 (ko) * 1998-05-27 2000-09-15 윤종용 반도체 장치 및 그의 제조 방법
US7192829B2 (en) * 1998-07-17 2007-03-20 Micron Technology, Inc. Methods of forming floating gate transistors
GB9818310D0 (en) * 1998-08-22 1998-10-14 Koninkl Philips Electronics Nv Thin film transistors and their manufacture
KR100308072B1 (ko) 1998-08-27 2001-10-19 박종섭 반도체소자의 제조방법
US6358819B1 (en) 1998-12-15 2002-03-19 Lsi Logic Corporation Dual gate oxide process for deep submicron ICS
US6252275B1 (en) * 1999-01-07 2001-06-26 International Business Machines Corporation Silicon-on-insulator non-volatile random access memory device
US6391658B1 (en) * 1999-10-26 2002-05-21 International Business Machines Corporation Formation of arrays of microelectronic elements
US6441436B1 (en) * 2000-11-29 2002-08-27 United Microelectronics Corp. SOI device and method of fabrication
JP4216483B2 (ja) * 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
JP4815695B2 (ja) * 2001-05-24 2011-11-16 ソニー株式会社 不揮発性半導体メモリ装置の動作方法
TWI230392B (en) * 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
EP1355316B1 (en) * 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
EP1357603A3 (en) 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
DE10223505A1 (de) * 2002-05-27 2003-12-11 Infineon Technologies Ag Verfahren zum Herstellen einer Speicherzelle, Speicherzelle und Speicherzellen-Anordnung
US7057234B2 (en) * 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
US7085153B2 (en) * 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US6912150B2 (en) * 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US20040228168A1 (en) * 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
JP2004363443A (ja) * 2003-06-06 2004-12-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7335934B2 (en) * 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7184298B2 (en) * 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
US7158410B2 (en) * 2004-08-27 2007-01-02 Micron Technology, Inc. Integrated DRAM-NVRAM multi-level memory
US7547945B2 (en) 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7476939B2 (en) * 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) * 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
WO2006065698A2 (en) * 2004-12-13 2006-06-22 William Kenneth Waller Sense amplifier circuitry and architecture to write data into and/or read data from memory cells
US7301803B2 (en) 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
KR100696766B1 (ko) * 2004-12-29 2007-03-19 주식회사 하이닉스반도체 차지 트랩 인슐레이터 메모리 장치
DE102005017072A1 (de) * 2004-12-29 2006-07-13 Hynix Semiconductor Inc., Ichon Ladungsfalle- bzw. Ladung-Trap-Isolator-Speichereinrichtung
DE102005017071B4 (de) * 2004-12-29 2011-09-15 Hynix Semiconductor Inc. Schwebe-Gate-Speichereinrichtung
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7355916B2 (en) * 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US20070085140A1 (en) * 2005-10-19 2007-04-19 Cedric Bassin One transistor memory cell having strained electrically floating body region, and method of operating same
US7683430B2 (en) * 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7542345B2 (en) 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7606098B2 (en) 2006-04-18 2009-10-20 Innovative Silicon Isi Sa Semiconductor memory array architecture with grouped memory cells, and method of controlling same
US7933142B2 (en) 2006-05-02 2011-04-26 Micron Technology, Inc. Semiconductor memory cell and array using punch-through to program and read same
US7646071B2 (en) * 2006-05-31 2010-01-12 Intel Corporation Asymmetric channel doping for improved memory operation for floating body cell (FBC) memory
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
KR101406604B1 (ko) 2007-01-26 2014-06-11 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
JP6105190B2 (ja) * 2007-05-07 2017-03-29 ルムス テクノロジー インコーポレイテッド エチレン炉輻射コイルのデコーキング法
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7973364B2 (en) * 2008-02-27 2011-07-05 Globalfoundries Inc. Method for forming a one-transistor memory cell and related structure
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
WO2010102106A2 (en) 2009-03-04 2010-09-10 Innovative Silicon Isi Sa Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
WO2010114890A1 (en) 2009-03-31 2010-10-07 Innovative Silicon Isi Sa Techniques for providing a semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
EP2548227B1 (en) 2010-03-15 2021-07-14 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US20130071992A1 (en) * 2011-09-21 2013-03-21 Nanya Technology Corporation Semiconductor process

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2310970A (en) * 1941-05-28 1943-02-16 Alexander S Limpert Heat exchanger
US4297719A (en) * 1979-08-10 1981-10-27 Rca Corporation Electrically programmable control gate injected floating gate solid state memory transistor and method of making same
US4334347A (en) * 1979-10-19 1982-06-15 Rca Corporation Method of forming an improved gate member for a gate injected floating gate memory device
JPS6178169A (ja) * 1984-09-26 1986-04-21 Hitachi Ltd 半導体記憶装置
US4833514A (en) * 1985-05-01 1989-05-23 Texas Instruments Incorporated Planar FAMOS transistor with sealed floating gate and DCS+N2 O oxide
JPS63119218A (ja) * 1986-11-07 1988-05-23 Canon Inc 半導体基材とその製造方法
US4905062A (en) * 1987-11-19 1990-02-27 Texas Instruments Incorporated Planar famos transistor with trench isolation
JP2714874B2 (ja) * 1990-05-30 1998-02-16 セイコーインスツルメンツ株式会社 半導体不揮発性メモリ
US5120670A (en) * 1991-04-18 1992-06-09 National Semiconductor Corporation Thermal process for implementing the planarization inherent to stacked etch in virtual ground EPROM memories
US5055898A (en) * 1991-04-30 1991-10-08 International Business Machines Corporation DRAM memory cell having a horizontal SOI transfer device disposed over a buried storage node and fabrication methods therefor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100440095B1 (ko) * 2000-07-03 2004-07-14 샤프 가부시키가이샤 비휘발성 반도체 기억장치, 그의 제조 방법 및 동작 방법
KR100900080B1 (ko) * 2001-05-07 2009-06-01 어드밴스드 마이크로 디바이시즈, 인코포레이티드 자기 조립형 폴리머 막을 구비한 메모리 디바이스 및 그제조 방법
KR100890018B1 (ko) * 2001-07-26 2009-03-25 삼성전자주식회사 메모리 셀
KR101149666B1 (ko) * 2006-07-17 2012-05-31 마이크론 테크놀로지, 인크. 캐패시터없는 단일 트랜지스터 플로팅 바디 ｄｒａｍ 셀 및그 형성 방법

Also Published As

Publication number Publication date
US5446299A (en) 1995-08-29
JP3096401B2 (ja) 2000-10-10
DE19512431A1 (de) 1995-11-02
DE19512431C2 (de) 2001-09-13
JPH07302887A (ja) 1995-11-14
TW280025B (ko) 1996-07-01
KR950030371A (ko) 1995-11-24

Similar Documents

Publication Publication Date Title
KR0174633B1 (ko) 이중 제어 게이트를 갖는 실리콘-온-절연물 상의 반도체 랜덤 액세스 메모리 셀
US6849905B2 (en) Semiconductor device with localized charge storage dielectric and method of making same
US6207507B1 (en) Multi-level flash memory using triple well process and method of making
US5411905A (en) Method of making trench EEPROM structure on SOI with dual channels
US6794712B1 (en) Nonvolatile semiconductor memory device and process of production and write method thereof
KR100274491B1 (ko) 스페이서 플래쉬 셀 공정
US6566195B2 (en) Method and structure for an improved floating gate memory cell
KR940006094B1 (ko) 불휘발성 반도체 기억장치 및 그 제조방법
US5094968A (en) Fabricating a narrow width EEPROM with single diffusion electrode formation
US20030139011A1 (en) Multigate semiconductor device with vertical channel current and method of fabrication
KR20080032025A (ko) 고이동성의 골진 채널을 갖는 티에프티 전하 저장 메모리셀
EP1312120A1 (en) Dense arrays and charge storage devices, and methods for making same
US5168335A (en) Electrically programmable, electrically erasable memory array cell with field plate
US7777269B2 (en) Dual-gate device
US6881628B2 (en) Vertical flash memory cell with buried source rail
US6054730A (en) Semiconductor device
EP0105802A2 (en) Programmable read only memory
KR100264928B1 (ko) 고밀도 eeprom 셀/어레이 구조 및 그 동작 방법
KR100297016B1 (ko) 고속액세스 교호배치형 금속 가상접지 (amg) 전기적으로 프로그램가능한 판독전용 메모리(eprom)를제조하는방법
US5057446A (en) Method of making an EEPROM with improved capacitive coupling between control gate and floating gate
KR20050071956A (ko) 반도체 메모리 소자 및 제조 방법
US5032533A (en) Method of making a nonvolatile memory cell with field-plate switch
US5151760A (en) Integrated circuit with improved capacitive coupling
US20080057646A1 (en) Nonvolatile memory device and methods of fabricating and driving the same
JPH0219631B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040916

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee