KR950030371A - 이중 제어 게이트 메모리 셀 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 목적은 메모리 셀 어레이의 스택된 게이트 메모리 셀로서 SOI 기판 상에서 구성되며 셀의 전도 채널 바로 아래에 매립된 제2 제어 게이트와, 제2 제어 게이트의 전압을 변화시켜 플로팅 채널의 전위를 조정시키도록 플로팅 게이트 상에 침착된 워드 라인인 제1 제어 게이트를 포함하여 어레이에서 특정 셀이 선택된 후 플로팅 게이트 및 채널을 통한 FN 터널링에 의해 인접한 셀들의 교란없이 선택된 셀이 프로그램 또는 소거되어지는 메모리 셀 어레이의 스택된 게이트 메모리 셀을 제공하는데 있다 제2 제어 게이트는 플로팅 게이트에 기억된 정보를 판독하면서 또한 교란 방지를 위해 사용될 수 있다. 제2 제어 게이트는 비트 라인과는 평행하며 워드 라인 제1제어 게이트와는 수직이다. 플로팅 게이트 및 셀은 제1 제어 게이트와 제2 제어 게이트의 교차점에 위치된다. 따라서, 제1 및 제2 제어 게이트의 전압만을 변화시킴으로써 FN 터널링을 통해 셀을 프로그램 또는 소거시킬 수 있다.

Description

이중 제어 게이트 메모리 셀 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 실리콘-온-절연층 구조체(silicon-on-insulator structure)상의 이중 제어 게이트 비휘발성 랜덤 액세스 반도체 메모리 셀(a dual control gate non-volatile random access semiconductor memory cell)에 대한 정단면도, 제2도는 제1도에서 도시된 메모리 셀의 평면도.

Claims (8)

  1. 메모리 어레이의 이중 제어 게이트 랜덤 액세스 메모리 셀(a dual control gate random access memory cell for a memory array) 에 있어서, 전기적으로 절연 물질인 제1 층과, 상기 제1 층 상에 놓여지며 능동 장치의 인접한 소스 영역, 채널 영역 및 드레인 영역(adjacent source, channel and drain regions of an active device)을 포함하는 반도체 물질층과, 상기 반도체 물질층의 상기 채널 영역 상에 놓여지는 플로팅 게이트 소자(a floating gate element)와, 상기 플로팅 게이트 소자 상에 놓여지는 제1 제어 게이트 소자(a first control gate element)와, 제2 제어 게이트 소자를 제공하기 위해 상기 제1 층에 배치되고 상기 채널 영역 아래에 놓여지는 반도체 물질의 분리 영역(a discrete region)을 포함하며, 상기 제1 제어 게이트 소자, 상기 플로팅 게이트 소자, 상기 소스 영역, 상기 채널 영역, 상기 드레인 영역 및 상기 제2 제어 게이트 소자를 랜덤 액세스 메모리 어레이 구조체의 스택된(stacked) 이중의 제어 게이트 메모리 셀을 형성하기 위해 결합하여 협동하는 것을 특징으로 하는 이중 제어 게이트를 갖는 랜덤 액세스 메모리 셀.
  2. 제1항에 있어서, 상기 제1층 상에 놓여지는 상기 반도체 물질층은 상기 소스 영역, 채널 영역 및 드레인 영역을 형성하기 위해 교대하는 전도도를 갖는 분산된 영역들(discrete regions of alternate conductivity)로 분할되어지며, 상기 메모리 셀 구조체는 상기 반도체 물질층과 상기 플로팅 게이트 소자 사이에 배치된 절연물질층과, 상기 플로팅 게이트 소자와 상기 제1 제어 게이트 소자 사이에 배치된 절연 물질층을 더 포함하는 것을 특징으로 하는 이중 제어 게이트를 갖는 랜덤 액세스 메모리 셀.
  3. 제2항에 있어서, 상기 제1 제어 게이트는 폴리실리콘 워드 라인(a polysilicon wordline)을 제공하는 것을 특징으로 하는 이중 제어 게이트를 갖는 랜덤 액세스 메모리 셀.
  4. 이중의 제어-게이트 랜덤 액세스 메모리 셀 구조체를 제공하는 방법에 있어서, 절연층상에 실리콘층이 놓여진 구성의 실리콘-온-절연체 기판(silicon-on-insulator-substrate)으로부터 상기 실리콘층 중 선택된 부분들을 제거시키고 트렌치 영역들(trench areas)에 의해 분리되어진 상기 실리콘층의 나머지 부분들을 남겨두는 단계(단계 1)와, 상기 실리콘-온-절연체 기판의 상기 절연층 상에 실리콘 부분과 산화물 부분이 교대하는 층을 형성하기 위해 상기 실리콘-온-절연체 기판의 상기 실리콘층의 나머지 부분들 사이의 트렌치 영역들을 산화물로 산화물로 충진시키는 단계로서, 상기 실리콘 부분들은 제1 장치 제어 게이트 영역들을 형성하는 트렌치 영역 충진 단계(단계 2)와, 상기 단계 2에서 형성된 실리콘과 산화물 부분들이 교대하는 상기층 상에 비교적 박막의 산화물층을 형성하는 단계(단계 3)와, 상기 단계 3에서 형성된 상기 산화물층 상에 실리콘층을 형성하는 단계(단계 4)와, 채널을 형성하기 위해 상기 단계 4에서 형성된 상기 실리콘층에 도펀트(dopants)를 주입시키는 단계(단계 5)와, 게이트 산화물층을 형성하기 위해 상기 단계 5의 상기 실리콘층 상에 산화물 층을 형성하는 단계(단계 6)와, 소스 영역 및 드레인 영역을 형성하기 위해 상기 게이트 산화물층 상에 분리된 폴리실리콘 영역들의 층을 형성하여 패터닝하는 단계(단계 7)와, 제2 제어 게이트 영역들을 형성하기 위해 상기 게이트 산화물 및 채널 영역사에 절연 물질층 및 도핑된 폴리실리콘층(doped polysilicon)을 형성하여 이중 게이트 랜덤 액세스 메모리 셀을 제공하는 단계(단계 8)를 포함하는 것을 특징으로 하는 이중 제어 게이트를 갖는 랜덤 액세스 메모리 셀 구조체의 제조 방법.
  5. 제4항에 있어서, 상기 단계 1은, 절연층 상의 실리콘층으로 이루어진 실리콘-온-절연체 기판 상에 이산화 실리콘층을 침착시키는 단계(단계 1A)와, 상기 단계 1A에서 침착된 상기 이산화 실리콘층 상에 질화물층을 침착시키는 단계(단계 1B)와, 상기 트렌치 영역에 의해 격리되어 있는 상기 절연층 상의 상기 질화물층, 이산화 실리콘층 및 실리콘층의 분리층 부분들을 남겨 놓고 사이 질화물층, 이산화 실리콘층 및 실리콘층 중에서 선택된 부분들을 마스킹(masking) 및 에치(etching)하여 상기 절연층에서 제거시키는 단계(단계 1C)와, 상기 질화물층 및 이산화 실리콘층을 상기 남아있는 실리콘층들에서 제거시키는 단계(단계 ID)를 포함하는 것을 특징으로 하는 이중 제어 게이트를 갖는 랜덤 액세스 메모리 셀 구조체의 제조방법.
  6. 제4항에 있어서, 상기 단계 1의 상기 실리콘-온-절연체 기판의 상기 절연층 상에 놓여 있는 상기 실리콘층은 먼저 상기 절연층의 하단부에 상기 실리콘층을 침착시키고, 상기 절연층에 구멍을 형성시키고, 상기 절연층의 상단부 상에 상기 실리콘층을 성장(grow)시키기 위해 상기 절연층의 상단부에 열을 가하는 단계로 형성되는 것을 특징으로 하는 이중 제어게이트를 갖는 랜덤 액세스 메모리 셀 구조체의 제조 방법.
  7. 제4항에 있어서, 상기 단계 3에 형성된 상기 박막의 산화물층 상에 연마 저지대(polish stop)를 침착시키고, 상기 박막의 산화물층 및 상기 연마 저지대 상에 실리콘층을 형성시키고, 상기 실리콘층을 상기 연마 저지대까지 하향으로 기계적으로 연마시키는 단계를 포함하는 것을 특징으로 하는 이중 제어 게이트를 갖는 랜덤 액세스 메모리 셀 구조체의 제조 방법.
  8. 제4항에 있어서, 상기 단계 4에서 제공된 상기 실리콘층은 상기 실라콘-온-절연체 기판에서 남아있는 상기 실리콘 부분들 상에서 상기 단계 3에서 형성된 상기 박막의 산화물층에 구멍을 형성시키고, 상기 실리콘 부분에서 남아있는 상기 박막의 산화물층 상에 상기 실리콘층을 성장시키기 위해 열을 가함으로써 형성되어지는 것을 특징으로 하는 이중 제어 게이트를 갖는 랜덤 액세스 메모리 셀 구조체의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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