DE19512431A1 - Halbleiterspeicherzelle mit wahlfreiem Zugriff auf Silicium-auf-Isolator mit doppelten Steuergates - Google Patents

Halbleiterspeicherzelle mit wahlfreiem Zugriff auf Silicium-auf-Isolator mit doppelten Steuergates

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Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf eine Struktur einer Halbleiterspeicherzelle mit wahlfreiem Zugriff und auf Her­ stellungsverfahren hierfür, und spezieller auf eine nicht­ flüchtige Speicherzelle mit wahlfreiem Zugriff mit doppelten Steuergates, die auf einer Silicium-auf-Isolator-Struktur herge­ stellt ist.
Hintergrund der Erfindung
Es sind bereits Halbleiterspeicherzellen mit Fowler-Nordheim- Tunneln für Programmier- und Löschfunktionen hergestellt worden, die als lösch- und programmierbare Speicherzellen mit wahlfreiem Zugriff (EPROM), elektrisch löschbare und programmierbare Spei­ cherzellen (EEPROM) sowie Flash-Speicher verwendet werden.
Das am 8. Oktober 1991 für Beilstein, Jr. et al. erteilte US- Patent 5 055 898 mit dem Titel DRAM MEMORY CELL HAVING A HORI­ ZONTAL SOI TRANSFER DEVICE DISPOSED OVER A BURIED STORAGE NODE AND FABRICATION METHODS THEREFOR offenbart eine Halbleiterspei­ cherzelle und Verfahren zur Herstellung derselben, die ein Sub­ strat und eine Mehrzahl von Grabenkondensatoren umfaßt, die we­ nigstens teilweise innerhalb des Substrates und dielektrisch von demselben isoliert gebildet sind. Ein Silicium-auf-Isola­ tor(SOI)-Bereich umfaßt eine Siliciumschicht, die über einem Isolator liegt. Die Siliciumschicht ist in eine Mehrzahl von aktiven Bauelementbereichen aufgeteilt, von denen jeder über einem der elektrisch leitfähigen Bereiche angeordnet ist. Jeder der aktiven Bauelementbereiche ist mit einer darüberliegenden ersten Elektrode oder Wortleitung zur Bildung eines Gateknotens eines Zugriffstransistors, mit einer zweiten Elektrode oder Bit­ leitung zur Bildung eines Sourceknotens des Zugriffstransistors und mit dem darunterliegenden Grabenkondensator zur Bildung ei­ nes Drainknotens des Zugriffstransistors gekoppelt. Die Wortlei­ tung umfaßt ein Paar gegenüberliegender, elektrisch isolieren­ der, vertikaler Seitenwände, und der Sourceknoten sowie der Drainknoten von jedem der Zugriffstransistoren beinhalten je­ weils einen elektrischen Leiter, der auf einer der vertikalen Seitenwände angeordnet ist. Die Speicherzellenmatrix umfaßt des weiteren eine Struktur zur Kopplung der aktiven Bauelementberei­ che an das Substrat, um einen Substrat-Schwebe-Effekt zu redu­ zieren oder zu eliminieren.
Das am 12. März 1991 für Arikawa et al. erteilte US-Patent 4 999 313 mit dem Titel PREPARATION OF A SEMICONDUCTOR ARTICLE USING AN AMORPHOUS SEED TO GROW SINGLE CRYSTAL SEMICONDUCTOR MATERIAL offenbart ein Halbleiterbauelement zusammen mit einem Verfahren zur Erzeugung desselben, wobei das Bauelement eine Mehrzahl von einkristallinen Halbleiterbereichen aufweist, die einen einkristallinen Halbleiterbereich eines elektrischen Leit­ fähigkeitstyps und einen einkristallinen Halbleiterbereich des entgegengesetzten elektrischen Leitfähigkeitstyps auf dem glei­ chen Isolatorsubstrat beinhalten. Wenigstens der einkristalline Halbleiterbereich des einen elektrischen Leitfähigkeitstyps wird dadurch bereitgestellt, daß ein unterschiedliches Material ge­ bildet wird, dessen Kristallisationskerndichte ausreichend grö­ ßer als jene des Materials des Isolatorsubstrats und so ausrei­ chend fein ist, daß lediglich ein einzelner Kristallisationskern des Halbleitermaterials wachsen kann, und daß dann dem Halbleitermaterial erlaubt wird, um den als Zentrum gebildeten, einzelnen Kristallisationskern herum zu wachsen.
Das am 15. Juni 1982 für Goldsmith et al. erteilte US-Patent 4 334 347 mit dem Titel METHOD OF FORMING AN IMPROVED GATE MEM­ BER FOR A GATE INJECTED FLOATING GATE MEMORY DEVICE offenbart ein verbessertes Gateinjektions-Speicherbauelement mit schwebendem Gate, das verbesserte Eigenschaften hinsichtlich La­ dungshaltung und Lebensdauer aufweist und bei dem die Barrieren­ höhe für die Injizierung von Ladung (Elektronen oder Löcher) in das schwebende Gate hinein reduziert ist. Dies wird durch Ver­ wenden einer Schicht aus halbisolierendem polykristallinem Sili­ cium zwischen der Steuerelektrode und der isolierenden Schicht des schwebenden Gates erreicht.
In einer Veröffentlichung von Acovic et al. in IBM Technical Disclosure Bulletin Bd. 34, Nr. 6, November 1991, Seiten 238 bis 241 mit dem Titel VACUUM-SEALED SILICON-RICH-OXIDE EEPROM CELL ist eine EEPROM-Zelle beschrieben, die Elektronentransport in einem Vakuum zwischen siliciumreichen Oxidinjektoren auf dem Steuer- und dem schwebenden Gate benutzt. Da Vakuum anstelle von SiO₂ verwendet wird, ist die Lebensdauer und die Haltefähigkeit der Zelle sehr hoch, was sie für eine wirklich nichtflüchtige RAM-Zelle geeignet erscheinen läßt. Die Verwendung von SRO-In­ jektoren und von Vakuum erlaubt die Erniedrigung der Program­ mierspannungen.
Zusammenfassung der Erfindung
Eine Aufgabe der vorliegenden Erfindung besteht darin, eine ver­ besserte nichtflüchtige Halbleiterspeicherzelle mit wahlfreiem Zugriff mit doppelten Steuergates bereitzustellen.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine auf einer Silicium-auf-Isolator-Struktur hergestellte, nichtflüchtige Halbleiterspeicherzelle mit wahlfreiem Zugriff mit doppeltem Gate bereitzustellen.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine nichtflüchtige Speicherzelle mit wahlfreiem Zugriff bereit­ zustellen, die Fowler-Nordheim-Tunneln zum Programmieren und Löschen verwendet oder ebensogut eine Programmierung mit einem Kanal mit "energiereichen" Ladungsträgern verwenden kann.
Noch eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Speicherzelle mit wahlfreiem Zugriff mit Fowler- Nordheim-Tunneln bereitzustellen, die ein erstes und ein zweites Steuergate beinhaltet, um einen Tunnelbetrieb bei niedrigerer Spannung zu erlauben, ohne daß angrenzende Zellen gestört wer­ den.
Kurzbeschreibung der Zeichnungen
Fig. 1 ist eine seitliche Querschnittsansicht einer nichtflüch­ tigen Halbleiterspeicherzelle mit wahlfreiem Zugriff mit doppel­ tem Steuergate auf einer Silicium-auf-Isolator-Struktur.
Fig. 2 ist eine Draufsicht auf die in Fig. 1 dargestellte Spei­ cherzelle.
Fig. 3 bis 9 sind seitliche Querschnittsansichten und Draufsich­ ten der Speicherzelle der Fig. 1 und 2 in verschiedenen Stadien des Herstellungsprozesses derselben.
Detaillierte Beschreibung der Erfindung
Bezugnehmend auf Fig. 1 ist eine Querschnittsansicht einer nichtflüchtigen, auf einer Silicium-auf-Isolator(SOI)-Struktur hergestellten Speicherzelle mit wahlfreiem Zugriff (NVRAM) dar­ gestellt, die doppelte Steuergates aufweist, um die Löschfunk­ tion zu verbessern und eine Störung während des Programmier- und des Löschbetriebes, insbesondere bei Verwendung von Fowler-Nord­ heim-Tunneln, zu vermeiden.
Eine Verwendung des Fowler-Nordheim-Tunnelns anstelle einer In­ jektion von energiereichen Kanalladungsträgern als Programmier­ mechanismus für NVRAM-Zellen kann den Stromverbrauch reduzieren und die Leistungsfähigkeit steigern. In einer Matrix von Stapel­ gate-NVRAMs stört jedoch aufgrund der auf der Wortleitung (Steu­ ergate), die sich kontinuierlich zu den anderen Zellen er­ streckt, erforderlichen hohen Spannung bei Verwendung des FN- Tunnelns die Programmierung einer Zelle üblicherweise angrenzen­ de Zellen. Demzufolge werden entweder alle Zellen unter den aus­ gewählten Wortleitungen programmiert, oder es werden auch die Zellen, welche sich die Source/Drain mit der ausgewählten Zelle teilen, programmiert. Dieser Nachteil ist als "Stören" bekannt.
Eine Verwendung von Fowler-Nordheim-Tunneln als Löschmechanismus bringt das gleiche Störproblem ein. Wenngleich eine Blocklö­ schung bei der vorliegenden NVRAM-Anwendung akzeptabel ist. Es ist für ein NVRAM wünschenswert, bei der Anwendung einer Fest­ körperplatte die Möglichkeit eines selektiven Löschvorgangs zu besitzen.
Bei der in Fig. 1 gezeigten Ausführungsform der vorliegenden Erfindung wird das zuvor erwähnte Störproblem während des Pro­ grammierens und Löschens bei Verwendung von FN-Tunneln durch die vorliegende Erfindung einer NVRAM-Zelle mit Stapelgate überwun­ den, die auf einer SOI(Schichten 10, 12)-Struktur gebildet ist, wobei ein zweites Steuergate 14 unterhalb des leitenden Kanals der Zelle vergraben ist.
Eine Änderung der Spannung an dem zweiten Steuergate 14 modu­ liert das Potential des schwebenden Kanals, was es erlaubt, eine spezielle Zelle auszuwählen und dann mittels FN-Tunneln durch das schwebende Gate 40 und den Kanal hindurch zu programmieren oder zu löschen, ohne angrenzende Zellen zu stören. Während die in dem schwebenden Gate 40 gespeicherte Information gelesen wird, kann das zweite Steuergate 14 außerdem dazu verwendet wer­ den, ein Stören zu verhindern.
Alternativ kann anstelle der Oxidschicht 12 eine p-leitende Si­ liciumschicht verwendet werden.
Das zweite Steuergate 14 liegt parallel zu der Bitleitung (Sour­ ce/Drain 34-1/34-2) und senkrecht zu der Wortleitung 44 (das erste Steuergate). Das schwebende Gate und die Zelle befinden sich am Schnittpunkt (Kreuzungspunkt) des ersten und des zweiten Steuergates 14 und 44. Daher kann allein durch Variieren der Spannung an dem ersten und dem zweiten Steuergate 14 und 44 die Zelle durch FN-Tunneln programmiert oder gelöscht werden.
Spezieller ist, wiederum bezugnehmend auf Fig. 1, eine Quer­ schnittsansicht einer Matrix von nichtflüchtigen Speichern mit wahlfreiem Zugriff entlang des Schnittes AA′ der in Fig. 2 ge­ zeigten Darstellung der Matrix in Draufsicht gezeigt. Die Struk­ tur von Fig. 1 umfaßt eine Schicht aus Silicium 10, die ein Sub­ strat darstellt. Eine Schicht aus einer Oxidisolation 12, die 2.000 Ångström dick sein kann und vergrabene Steuergates 14, die 1.000 Ångström dick sein können, befinden sich unterhalb einer dünnen Oxidschicht 26 und unter den leitenden Kanälen 34, die 0,5 Mikrometer dick sein können. Die Kanäle 34 sind zwischen dem Source- und dem Draingebiet 34-1 und 34-2 angeordnet.
Eine Gateoxidschicht 38, zum Beispiel 7 nm dick, ist über der Source, dem Drain und den Kanälen angeordnet. Schwebende Gates 40 befinden sich auf dem Gateoxid 38 und sind mit einer Schicht aus Oxid/Nitrid/Oxid (ONO) 42 bedeckt, die zum Beispiel Dicken von 5 nm für SiO₂, 5 nm für Si₃N₄ sowie 5 nm für SiO₂ aufweist. Eine Schicht aus dotiertem Polysilicium 44, zum Beispiel 1.000 Ångström bis 2.000 Ångström dick, stellt die Wortlei­ tungs-Steuergates bereit. Im weiteren werden die Wortleitung 44 als das erste Steuergate und die vergrabenen Gates 14 als das zweite Steuergate bezeichnet.
Bezugnehmend auf Fig. 2 ist eine Draufsicht der Struktur von Fig. 1 dargestellt, welche die Steuergates 14 und 34 sowie die Bitleitungen 26 von Fig. 1 zeigt.
Bezugnehmend auf die Fig. 3 bis 10 sind Querschnittsansichten des NVRAM in verschiedenen Stufen des Herstellungsprozesses für daßelbe dargestellt. In Fig. 3 ist eine Schicht aus Silicium 10 mit einer darauf angeordneten Schicht aus Siliciumdioxid 12 vor­ gesehen. Unter Verwendung eines Prozesses, der auf dem Fachge­ biet als laterales Überwachsen mit Silicium (SLO) bekannt ist, wird eine zweite Schicht aus Silicium 14 auf den Oxidschichten 12 aufgewachsen. Bei dem SLO-Prozeß wird eine Öffnung 16 in den Oxidschichten 12 hergestellt, und unter geeigneten Temperatur- und Druckbedingungen wird durch die Öffnung 16 eine Schicht aus Silicium 14 (zum Beispiel epitaxial) auf die Oxidschicht 14 auf­ gewachsen, wobei die Siliciumschicht 10 als Kristallkeimschicht verwendet wird. Die Öffnung 16 wird von dem Gebiet, an dem das Bauelement gefertigt wird, entfernt hergestellt. Wenn, wie zuvor erwähnt, p-leitendes Silicium anstelle der Oxidschicht 12 ver­ wendet wird, ist der SLO-Prozeß nicht notwendig.
Alternativ kann die Struktur von Fig. 3 durch eine Silicium- auf-Oxid-Struktur ersetzt werden, die aus einer Oxidschicht (d. h. 12) und einer Siliciumschicht (d. h. 14) besteht, und n⁺-Do­ tierstoffe werden, wo erforderlich, mit hoher Energie implan­ tiert.
Noch eine weitere Alternative besteht darin, den SIMOX-Prozeß zu verwenden, bei dem Sauerstoffimplantiert wird, um vergrabene Oxide zu bilden, und dann bei 1300°C für 20 Stunden getempert wird.
Bei Verwendung der Struktur von Fig. 3 werden eine Schicht aus Oxid 18 und eine Schicht aus Nitrid 20, zum Beispiel 20 nm dick, auf den Siliciumschichten 14, wie in Fig. 4 gezeigt, aufge­ bracht. Die obere Nitridschicht 20 wird mit einem Photoresist 22 strukturiert, der als Ätzmaske dient, um Löcher durch das Nitrid 20 und das Oxid 18 bis auf die Siliciumschichten 14 hinunter zu ätzen, wie in Fig. 5 gezeigt.
Das Photoresist wird entfernt, die geätzten Löcher werden mit Oxid 24 gefüllt, und die Struktur wird unter Verwendung von üb­ lichen chemisch-mechanischen Polierprozessen poliert, um die Nitridschichten 20 und die Oxidschicht 18 zu entfernen, wodurch eine Struktur zurückbleibt, wie sie in Fig. 6 gezeigt ist.
Eine Schicht aus dünnem Oxid 26, zum Beispiel 10 nm dick, wird über der Struktur abgeschieden oder aufgewachsen, wie in Fig. 7 dargestellt. Eine lokale Schicht aus Nitrid 28 und ein dickes Oxid 30 werden auf den Oxidschichten 26 erzeugt, wie in Fig. 7 gezeigt, um als Polierstopp zu fungieren. In der Oxidschicht 26 wird eine Öffnung 32 hergestellt, und der SLO-Prozeß wird wie­ derholt, um eine Schicht aus Silicium 34 über der Oxidschicht 26 mit dem Silicium 14 als dem Kristallkeim zu erzeugen.
Unter Verwendung des Nitrides 28 und des Oxides 30 als Polier­ stopp wird die Siliciumschicht 34 bis auf Höhe des Oxides 30 herunterpoliert. Der nächste Schritt besteht in einer Ionenim­ plantation eines p-leitenden Dotierstoffs (5×10¹⁶) als Kanaldo­ tierung, wie in Fig. 8 gezeigt.
Dann wird eine Gateoxidschicht 38, zum Beispiel 7 nm dick, über der Struktur aufgebracht, wie in Fig. 9 gezeigt. Bezugnehmend auf Fig. 10 wird als nächstes eine Schicht aus undotiertem Poly­ silicium 40 über der Struktur von Fig. 9 aufgebracht. Die Poly­ siliciumschicht 40 wird unter Verwendung lithographischer Tech­ niken strukturiert, um die Kanalgebiete 40 zu bilden. Das Poly­ silicium wird zuerst in x-Richtung (Fig. 11) strukturiert und dann gleichzeitig für die Source, den Drain und das schwebende Gate ionenimplantiert (n⁺, 10²⁰). Dann wird das Polysilicium in y-Richtung strukturiert, um das schwebende Gate (Quadrat) (Fig. 12) zu erzeugen. Danach wird ionenimplantiert (p⁻-leitend, 5×10¹⁹), um Isolationen zwischen der Source und dem Drain zu bil­ den.
Eine Schicht aus ONO 42 wird über dem Polysilicium 40 aufge­ bracht, und eine Schicht aus dotiertem Polysilicium 44 wird über der ONO-Schicht 42 abgeschieden, zum Beispiel 5 nm SiO₂, 10 nm Si₃N₄ und 5 nm SiO₂, um die Wortleitung (Steuergate) 44 für das NVRAM bereitzustellen.
Wiederum bezugnehmend auf Fig. 1 ist ersichtlich, daß ein zwei­ tes Steuergate 14 vorgesehen ist. Dies erlaubt die Verwendung des gewünschten FN-Tunnelns zur Programmierung und Löschung ohne Verwendung hoher Spannungen. Da das FN-Tunneln starke elektri­ sche Felder erfordert, um die Elektronen über das Oxid zwischen den Siliciumgebieten hinweg zu beschleunigen, wurden in der Ver­ gangenheit hohe Spannungen verwendet, um die starken elektri­ schen Felder bereitzustellen. Diese hohen Spannungen führten dazu, daß alle Zellen entlang der Wortleitung gemeinsam program­ miert und gelöscht wurden, da die Wortleitung kontinuierlich ist und die hohe Spannung leitet. Dieser Zustand ist als "Stören" bekannt. Bei der in Fig. 1 gezeigten Ausführungsform der vorlie­ genden Erfindung kann, wenn eine hohe Spannung über die aktuel­ len Kanalbereiche hinweg erforderlich ist, sowohl an das erste Steuergate (Wortleitung) 44 als auch an das zweite Steuergate 14 eine Spannung angelegt werden. Wenn zum Beispiel eine Spannungs­ differenz von 15 Volt für das FN-Tunneln benötigt wird, wurde in der Vergangenheit die Wortleitung auf 15 Volt gesetzt, und es trat ein Störzustand auf. Bei Verwendung der vorliegenden Erfin­ dung wird eine Spannung von -10 Volt an das zweite Steuergate 14 angelegt, und eine Spannung von + 5 Volt wird an die Wortlei­ tungs-Steuergates 44 angelegt, um die Spannungsdifferenz von 15 Volt bereitzustellen, ohne einen Störzustand zu verursachen.
Beschrieben wurde eine auf einer SOI-Struktur hergestellte Sta­ pel-Gate-NVRAM-Zelle mit einem zweiten Steuergate, das unterhalb des leitenden Kanals der Zelle vergraben ist. Ein Anlegen und Ändern der Spannung an dem zweiten Steuergate moduliert das Po­ tential des Kanals, was es erlaubt, eine spezielle Zelle auszu­ wählen und dann mittels des FN-Tunnelns durch ein schwebendes Gate und den Kanal hindurch zu programmieren oder zu löschen, ohne angrenzende Zellen zu stören. Während die in dem schweben­ den Gate gespeicherte Information gelesen wird, kann das zweite Steuergate außerdem dazu verwendet werden, ein Stören zu verhin­ dern.
Das zweite Steuergate liegt parallel zu den Bitleitungen (Source und Drain) und senkrecht zu der Wortleitung, die das erste Steu­ ergate darstellt. Das schwebende Gate und die Zelle befinden sich an dem Schnittpunkt, an dem sich das erste und das zweite Steuergate kreuzen. Somit kann allein durch Variieren der Span­ nung an dem ersten und dem zweiten Steuergate die Zelle durch das FN-Tunneln programmiert oder gelöscht werden. Die Erfindung ist jedoch nicht auf FN-Tunnelanwendungen beschränkt und kann auch bei Injektion energiereicher Kanalladungsträger verwendet werden.
Es versteht sich, daß die vorstehende Beschreibung lediglich illustrativ für die Erfindung ist. Durch einen Fachmann können verschiedene Alternativen und Modifikationen erwogen werden, ohne von der Erfindung abzuweichen. Demgemäß ist mit der vorlie­ genden Erfindung beabsichtigt, alle derartigen Alternativen, Mo­ difikationen und Varianten, die innerhalb des Umfangs der bei­ gefügten Ansprüche liegen, einzuschließen.

Claims (8)

1. Speicherzelle mit wahlfreiem Zugriff mit doppeltem Steuer­ gate für eine Speichermatrix umfassend:
eine erste Schicht aus elektrisch isolierendem Material;
eine Schicht aus Halbleitermaterial, die über der ersten Schicht liegt, wobei die Schicht aus Halbleitermaterial benachbarte Source-, Kanal- und Draingebiete eines aktiven Bauelements enthält;
ein schwebendes Gate-Element, das über dem Kanalgebiet der Schicht aus Halbleitermaterial liegt;
ein erstes Steuergate-Element, das über dem schwebenden Ga­ te-Element liegt;
ein diskretes Gebiet aus Halbleitermaterial, das in der ersten Schicht aus elektrisch isolierendem Material ange­ ordnet ist und unter dem Kanalgebiet liegt, um ein zweites Steuergate-Element bereitzustellen, wobei das erste Steuer­ gate, das schwebende Gate, das Source-, das Kanal- und das Draingebiet sowie das zweite Steuergate in Kombination zu­ sammenwirken, um eine Stapelspeicherzelle mit doppeltem Steuergate für eine Matrixstruktur aus Speichern mit wahl­ freiem Zugriff zu bilden.
2. Speicherzelle mit doppeltem Steuergate gemäß Anspruch 1, wobei die über der ersten Schicht liegende Schicht aus Halbleitermaterial in diskrete Bereiche mit alternierender Leitfähigkeit unterteilt ist, um das Source-, das Kanal- und das Draingebiet bereitzustellen, und wobei die Spei­ cherzellenstruktur des weiteren eine Schicht aus isolieren­ dem Material, die zwischen der Schicht aus Halbleitermate­ rial und dem darüberliegenden schwebenden Gate-Element an­ geordnet ist, sowie eine Schicht aus isolierendem Material umfaßt, die zwischen dem schwebenden Gate-Element und dem darüberliegenden ersten Steuergate-Element angeordnet ist.
3. Speicherzelle mit doppeltem Steuergate gemäß Anspruch 2, wobei das erste Steuergate zu einer Polysilicium-Wortlei­ tung gehört.
4. Verfahren zur Herstellung einer Struktur aus Speichern mit wahlfreiem Zugriff mit doppeltem Steuergate, das folgende Schritte beinhaltet:
Schritt 1 Entfernen von ausgewählten Bereichen eines Sili­ cium-auf-Isolator-Substrats, das aus einer Sili­ ciumschicht auf einer Isolatorschicht besteht, und Belassen von verbleibenden Bereichen der Siliciumschicht, die durch Grabengebiete ge­ trennt sind,
Schritt 2 Füllen der Grabengebiete zwischen den verbliebe­ nen Bereichen der Siliciumschicht des Silicium­ auf-Isolator-Substrats mit Oxid, um eine Schicht aus alternierenden Bereichen aus Silicium und Oxid auf der isolierenden Schicht des Silicium­ auf-Isolator-Substrats zu belassen, wobei die Siliciumbereiche erste Bauelement-Steuergatege­ biete bereitstellen,
Schritt 3 Bilden einer relativ dünnen Schicht aus Oxidma­ terial über der in Schritt 2 erzeugten, alter­ nierenden Silicium- und Oxidschicht,
Schritt 4 Bilden einer Schicht aus Silicium über der in Schritt 3 erzeugten Oxidschicht,
Schritt 5 Implantieren der in Schritt 4 erzeugten Silici­ umschicht mit Dotierstoffen, um einen Kanal zu bilden,
Schritt 6 Bilden einer Schicht aus Oxidmaterial über der Siliciumschicht von Schritt 5, um eine Gateoxid­ schicht bereitzustellen,
Schritt 7 Bilden und Strukturieren einer Schicht aus dis­ kreten Polysiliciumgebieten auf der Gateoxid­ schicht, um Source- und Draingebiete zu bilden,
Schritt 8 Bilden einer Schicht aus isolierendem Material und einer Schicht aus dotiertem Polysilicium über dem Gateoxid- und dem Kanalgebiet um zweite Steuergategebiete bereitzustellen, um Speicher­ zellen mit wahlfreiem Zugriff mit doppeltem Gate bereitzustellen.
5. Verfahren zur Herstellung einer Struktur aus Speichern mit wahlfreiem Zugriff mit doppeltem Steuergate nach Anspruch 4, wobei der Schritt 1 folgende Schritte einschließt:
Schritt 1A Aufbringen einer Schicht aus Siliciumdioxid auf einem Silicium-auf-Isolator-Substrat, das aus einer Schicht aus Silicium auf einer Isolations­ schicht besteht;
Schritt 1B Aufbringen einer Schicht aus Nitrid auf der in Schritt 1A aufgebrachten Schicht aus Siliciumdi­ oxid,
Schritt 1C Maskieren, Ätzen und Entfernen ausgewählter Be­ reiche der Nitrid-, der Siliciumdioxid- und der Siliciumschicht von der Isolationsschicht, um verbleibende diskrete Schichtbereiche aus Ni­ trid, Siliciumdioxid und Silicium auf dem Isola­ tor zu belassen, die durch die Grabengebiete mit Abstand voneinander angeordnet sind,
Schritt 1D Entfernen der Nitrid- und Siliciumdioxidschich­ ten von den verbliebenen Siliciumschichten.
6. Verfahren zur Herstellung einer Struktur aus Speicherzellen mit wahlfreiem Zugriff mit doppeltem Steuergate nach An­ spruch 4, wobei die Siliciumschicht auf der Isolatorschicht des Silicium-auf-Isolator-Substrats von Schritt 1 dadurch gebildet wird, daß zuerst eine Schicht aus dem Silicium auf dem Boden der Isolatorschicht aufgebracht wird, ein Loch in der Isolatorschicht erzeugt und Wärme angewendet wird, um die Siliciumschicht auf der Oberseite der Isolatorschicht aufzuwachsen.
7. Verfahren zur Herstellung einer Struktur aus Speicherzellen mit wahlfreiem Zugriff mit doppeltem Steuergate nach An­ spruch 4, wobei Schritt 4 das Aufbringen eines Polierstopps auf der in Schritt 3 gebildeten, dünnen Oxidschicht, das Bilden der Siliciumschicht auf der dünnen Oxidschicht und über dem Polierstopp, und ein mechanisches Polieren der Si­ liciumschicht bis hinunter auf den Polierstopp einschließt.
8. Verfahren zur Herstellung einer Struktur aus Speicherzellen mit wahlfreiem Zugriff mit doppeltem Steuergate nach An­ spruch 4, wobei die in Schritt 4 bereitgestellte Schicht aus Silicium dadurch gebildet wird, daß ein Loch in der in Schritt 3 gebildeten, dünnen Schicht aus Oxid über den von dem Silicium-auf-Isolator-Substrat verbliebenen Siliciumbe­ reichen erzeugt und Wärme angewendet wird, um die Schicht aus Silicium auf der dünnen Schicht aus Oxid von dem Sili­ ciumbereich aufzuwachsen.
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