JPH09148462A - 電子デバイス - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- H01L29/8616—Charge trapping diodes
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/861—Diodes
- H01L29/88—Tunnel-effect diodes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】構造が簡単で超低消費電力の半導体メモリ素子
を提供することを目的とする。 【解決手段】２個以上の半導体閉じ込め領域から構成さ
れ、各領域は互いに離れているが電子（正孔）がトンネ
ル効果で行き来出来る程度に近接して存在しており、該
半導体閉じ込め領域のうち少なくとも２つの領域は絶縁
されて電極に接続されていることを特徴とする電子デバ
イス。 【効果】構造が簡単なため作製が極めて容易であり、か
つ電流がほとんど流れないため超低消費電力の半導体メ
モリ素子を提供できる。
を提供することを目的とする。 【解決手段】２個以上の半導体閉じ込め領域から構成さ
れ、各領域は互いに離れているが電子（正孔）がトンネ
ル効果で行き来出来る程度に近接して存在しており、該
半導体閉じ込め領域のうち少なくとも２つの領域は絶縁
されて電極に接続されていることを特徴とする電子デバ
イス。 【効果】構造が簡単なため作製が極めて容易であり、か
つ電流がほとんど流れないため超低消費電力の半導体メ
モリ素子を提供できる。
Description
【０００１】
【発明の属する技術分野】本発明は電子デバイスに関
し、特に超低消費電力の新規な記憶素子に関する。
し、特に超低消費電力の新規な記憶素子に関する。
【０００２】
【従来の技術】従来の典型的な半導体メモリの回路はＭ
ＯＳトランジスタ１個と電荷を蓄えるキャパシタから成
り立っている。基本的にキャパシタに電荷が蓄積された
状態とそうでない状態をそれぞれ１、０と区別すること
により記憶を行う。このようなメモリでは、キャパシタ
に電荷を蓄積した状態を作り出すためにトランジスタを
オンし、電流を流してキャパシタを充放電する必要があ
る。
ＯＳトランジスタ１個と電荷を蓄えるキャパシタから成
り立っている。基本的にキャパシタに電荷が蓄積された
状態とそうでない状態をそれぞれ１、０と区別すること
により記憶を行う。このようなメモリでは、キャパシタ
に電荷を蓄積した状態を作り出すためにトランジスタを
オンし、電流を流してキャパシタを充放電する必要があ
る。
【０００３】またフローティング・ゲート型メモリと呼
ばれる半導体メモリがある。このメモリは、ＭＯＳトラ
ンジスタのゲート絶縁膜の中に電荷を蓄える多結晶シリ
コンからなる導伝層が埋め込まれた形をしている。この
メモリでは、チャネルに対して強い正のゲートバイアス
を印加することにより、チャネルから埋め込み導伝層に
薄い酸化膜層を介して電子をトンネル効果で注入し、そ
の導伝層に電子を蓄積する。一旦埋め込み導伝層に蓄積
した電子は、今度チャネルに対して強い負のゲートバイ
アスを印加するまで、チャネルなどに逃げることなく保
持される。ゲート電圧を一定にしたとき、埋め込み導伝
層に電子が蓄積した時と、そうでない時で、ソース・ド
レイン間に電圧を印加したときのドレイン電流が異なる
ため、不揮発性メモリとして動作することが出来る。
ばれる半導体メモリがある。このメモリは、ＭＯＳトラ
ンジスタのゲート絶縁膜の中に電荷を蓄える多結晶シリ
コンからなる導伝層が埋め込まれた形をしている。この
メモリでは、チャネルに対して強い正のゲートバイアス
を印加することにより、チャネルから埋め込み導伝層に
薄い酸化膜層を介して電子をトンネル効果で注入し、そ
の導伝層に電子を蓄積する。一旦埋め込み導伝層に蓄積
した電子は、今度チャネルに対して強い負のゲートバイ
アスを印加するまで、チャネルなどに逃げることなく保
持される。ゲート電圧を一定にしたとき、埋め込み導伝
層に電子が蓄積した時と、そうでない時で、ソース・ド
レイン間に電圧を印加したときのドレイン電流が異なる
ため、不揮発性メモリとして動作することが出来る。
【０００４】ただし、このメモリ素子の場合も、ドレイ
ン電流が十分に変化するほど電子を埋め込み導伝層中に
蓄えなければならないため、結局キャパシタに電子を貯
めるのと同様、電流を流して埋め込み導伝層の蓄積電荷
を出し入れしなければならない。更に、十分な不揮発性
を持続するためには、埋め込み導伝層とチャネル間の酸
化膜厚を低バイアス下で容易に電子がトンネルしないよ
うに十分厚くする必要があるため、電子の出し入れには
大きな印加電圧を必要とする。従って、いずれの従来の
半導体メモリ素子にしても、その構造および動作原理
上、消費電力が高いという問題を避けられない。
ン電流が十分に変化するほど電子を埋め込み導伝層中に
蓄えなければならないため、結局キャパシタに電子を貯
めるのと同様、電流を流して埋め込み導伝層の蓄積電荷
を出し入れしなければならない。更に、十分な不揮発性
を持続するためには、埋め込み導伝層とチャネル間の酸
化膜厚を低バイアス下で容易に電子がトンネルしないよ
うに十分厚くする必要があるため、電子の出し入れには
大きな印加電圧を必要とする。従って、いずれの従来の
半導体メモリ素子にしても、その構造および動作原理
上、消費電力が高いという問題を避けられない。
【０００５】
【発明が解決しようとする課題】従来のトランジスタと
キャパシタを用いた半導体メモリでは、キャパシタを充
放電するために電流を流さなければならず、消費電力が
大きくなってしまうという問題がある。また従来のフロ
ーティング・ゲート型の半導体メモリでも、ゲート絶縁
膜中の埋め込み導伝層を充放電するために電流を流さな
ければならず、さらに充放電するのに通常のトランジス
タ動作電圧よりもかなり高い電圧を印加しなければなら
ないため、やはり消費電力が大きくなってしまうという
問題がある。
キャパシタを用いた半導体メモリでは、キャパシタを充
放電するために電流を流さなければならず、消費電力が
大きくなってしまうという問題がある。また従来のフロ
ーティング・ゲート型の半導体メモリでも、ゲート絶縁
膜中の埋め込み導伝層を充放電するために電流を流さな
ければならず、さらに充放電するのに通常のトランジス
タ動作電圧よりもかなり高い電圧を印加しなければなら
ないため、やはり消費電力が大きくなってしまうという
問題がある。
【０００６】本発明は上記問題に鑑みてなされたもの
で、電流をほとんど流す必要がない超低消費電力で動作
可能な新規な構造の電子デバイスを提供することを目的
とする。また本発明は、電源ｏｆｆの状態でもデータを
保持し得る不揮発性半導体メモリを提供することを目的
とする。
で、電流をほとんど流す必要がない超低消費電力で動作
可能な新規な構造の電子デバイスを提供することを目的
とする。また本発明は、電源ｏｆｆの状態でもデータを
保持し得る不揮発性半導体メモリを提供することを目的
とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明（請求項１）は、キャリアを閉じ込めることの
できる少なくとも２つの第１の導伝領域と、この第１の
導伝領域よりもエネルギー準位の高い第２の導伝領域
と、前記第１の導伝領域に対して電圧を印加するための
電極とを具備し、前記電極により前記第１の導伝領域間
に電圧を印加することによって、キャリアが前記第１の
導伝領域の一方から他方に、トンネル効果により前記第
２の導伝領域を経由して移動し、前記第１の導伝領域間
にかけた電圧を解除したときはキャリアは主に一方の第
１の導伝領域に閉じ込められることを特徴とする電子デ
バイスを提供する。
に本発明（請求項１）は、キャリアを閉じ込めることの
できる少なくとも２つの第１の導伝領域と、この第１の
導伝領域よりもエネルギー準位の高い第２の導伝領域
と、前記第１の導伝領域に対して電圧を印加するための
電極とを具備し、前記電極により前記第１の導伝領域間
に電圧を印加することによって、キャリアが前記第１の
導伝領域の一方から他方に、トンネル効果により前記第
２の導伝領域を経由して移動し、前記第１の導伝領域間
にかけた電圧を解除したときはキャリアは主に一方の第
１の導伝領域に閉じ込められることを特徴とする電子デ
バイスを提供する。
【０００８】また本発明（請求項２）は、キャリアを閉
じ込めることのできる少なくとも２つの第１の導伝領域
と、この第１の導伝領域よりもエネルギー準位が高く、
このエネルギー準位が量子化されている第２の導伝領域
と、前記第１の導伝領域に対して電圧を印加するための
電極とを具備し、前記電極により前記第１の導伝領域間
に電圧を印加することによって、キャリアが前記第１の
導伝領域の一方から他方に、トンネル効果により前記第
２の導伝領域を経由して移動し、前記第１の導伝領域間
にかけた電圧を解除したときはキャリアは主に一方の第
１の導伝領域に閉じ込められることを特徴とする電子デ
バイスを提供する。
じ込めることのできる少なくとも２つの第１の導伝領域
と、この第１の導伝領域よりもエネルギー準位が高く、
このエネルギー準位が量子化されている第２の導伝領域
と、前記第１の導伝領域に対して電圧を印加するための
電極とを具備し、前記電極により前記第１の導伝領域間
に電圧を印加することによって、キャリアが前記第１の
導伝領域の一方から他方に、トンネル効果により前記第
２の導伝領域を経由して移動し、前記第１の導伝領域間
にかけた電圧を解除したときはキャリアは主に一方の第
１の導伝領域に閉じ込められることを特徴とする電子デ
バイスを提供する。
【０００９】また本発明（請求項３）は、キャリアを閉
じ込めることのできる少なくとも２つの第１の導伝領域
と、この第１の導伝領域よりもエネルギー準位の高い第
２の導伝領域と、前記第１の導伝領域に対して電圧を印
加するための電極と、前記第２の導伝領域に対して電圧
を印加するための電極とを具備し、前記第２の導伝領域
に電圧を印加してこの第２の導伝領域のエネルギー準位
を低くし、同時に前記第１の導伝領域間に電圧を印加す
ることによって、キャリアが前記第１の導伝領域の一方
から他方に、トンネル効果により前記第２の導伝領域を
経由して移動し、前記第１の導伝領域間および第２の導
伝領域にかけた電圧を解除したときはキャリアは主に一
方の第１の導伝領域に閉じ込められることを特徴とする
電子デバイスを提供する。
じ込めることのできる少なくとも２つの第１の導伝領域
と、この第１の導伝領域よりもエネルギー準位の高い第
２の導伝領域と、前記第１の導伝領域に対して電圧を印
加するための電極と、前記第２の導伝領域に対して電圧
を印加するための電極とを具備し、前記第２の導伝領域
に電圧を印加してこの第２の導伝領域のエネルギー準位
を低くし、同時に前記第１の導伝領域間に電圧を印加す
ることによって、キャリアが前記第１の導伝領域の一方
から他方に、トンネル効果により前記第２の導伝領域を
経由して移動し、前記第１の導伝領域間および第２の導
伝領域にかけた電圧を解除したときはキャリアは主に一
方の第１の導伝領域に閉じ込められることを特徴とする
電子デバイスを提供する。
【００１０】また本発明（請求項４）は、前記第１の導
伝領域に電圧を印加するための電極は絶縁膜を介して電
圧を印加することを特徴とする請求項１、２或いは３記
載の電子デバイスを提供する。
伝領域に電圧を印加するための電極は絶縁膜を介して電
圧を印加することを特徴とする請求項１、２或いは３記
載の電子デバイスを提供する。
【００１１】また本発明（請求項５）は、前記第１の導
伝領域に電圧を印加するための電極は前記第１の導伝領
域に対してショットキー接合されていることを特徴とす
る請求項１、２或いは３記載の電子デバイスを提供す
る。
伝領域に電圧を印加するための電極は前記第１の導伝領
域に対してショットキー接合されていることを特徴とす
る請求項１、２或いは３記載の電子デバイスを提供す
る。
【００１２】また本発明（請求項６）は、前記第２の導
伝領域がランダムな多重トンネル障壁によって構成され
ていることを特徴とする請求項１、２、３、４或いは５
記載の電子デバイスを提供する。
伝領域がランダムな多重トンネル障壁によって構成され
ていることを特徴とする請求項１、２、３、４或いは５
記載の電子デバイスを提供する。
【００１３】また本発明（請求項７）は、前記第２の導
伝領域は、前記第１の導伝領域よりも大きさが小さいこ
とを特徴とする請求項１、２、３、４或いは６記載の電
子デバイスを提供する。
伝領域は、前記第１の導伝領域よりも大きさが小さいこ
とを特徴とする請求項１、２、３、４或いは６記載の電
子デバイスを提供する。
【００１４】また本発明（請求項８）は、前記第１の導
伝領域、前記第２の導伝領域は、ほぼ一直線上に配列し
ていることを特徴とする請求項１、２、３、４、５、６
或いは７記載の電子デバイスを提供する。
伝領域、前記第２の導伝領域は、ほぼ一直線上に配列し
ていることを特徴とする請求項１、２、３、４、５、６
或いは７記載の電子デバイスを提供する。
【００１５】また本発明（請求項９）は、前記第２の導
伝領域は、複数個あることを特徴とする請求項１、２、
３、４、５、６、７或いは８記載の電子デバイスを提供
する。
伝領域は、複数個あることを特徴とする請求項１、２、
３、４、５、６、７或いは８記載の電子デバイスを提供
する。
【００１６】また本発明（請求項１０）は、前記第１の
導伝領域は、キャリアを１次元方向或いは２次元方向に
量子化し、前記第２の導伝領域は、キャリアを２次元方
向或いは３次元方向に量子化していることを特徴とする
請求項１、２、３、４、５、６、７、８或いは９記載の
電子デバイスを提供する。
導伝領域は、キャリアを１次元方向或いは２次元方向に
量子化し、前記第２の導伝領域は、キャリアを２次元方
向或いは３次元方向に量子化していることを特徴とする
請求項１、２、３、４、５、６、７、８或いは９記載の
電子デバイスを提供する。
【００１７】また本発明（請求項１１）は、前記第２の
導伝領域は、更に複数の導伝領域に分割され、前記第１
の導伝領域から離れるにしたがってエネルギー準位が高
くなることを特徴とする請求項１、２、３、４、５、
６、７、８、９或いは１０記載の電子デバイスを提供す
る。
導伝領域は、更に複数の導伝領域に分割され、前記第１
の導伝領域から離れるにしたがってエネルギー準位が高
くなることを特徴とする請求項１、２、３、４、５、
６、７、８、９或いは１０記載の電子デバイスを提供す
る。
【００１８】また本発明（請求項１２）は、前記導伝領
域は半導体からなる半導体領域でキャリアを生じさせる
不純物をドープした領域が前記第１の導伝領域から離れ
たところに存在する変調ドーピングであることを特徴と
する請求項１、２、３、４、５、６、７、８、９、１０
或いは１１記載の電子デバイスを提供する。
域は半導体からなる半導体領域でキャリアを生じさせる
不純物をドープした領域が前記第１の導伝領域から離れ
たところに存在する変調ドーピングであることを特徴と
する請求項１、２、３、４、５、６、７、８、９、１０
或いは１１記載の電子デバイスを提供する。
【００１９】また本発明（請求項１３）は、キャリアを
閉じ込めることのできる第１並びに第２の導伝領域と、
キャリアが自由に移動できる第３の導伝領域と、前記第
１の導伝領域に対して電圧を印加するための少なくとも
１つの第１の電極と、前記第３の導伝領域に電流を流す
ために必要な入力・出力のための第２・第３の電極とを
具備し、第１の電極と第１の導伝領域、第１の導伝領域
と第２の導伝領域、第２の導伝領域と第３の導伝領域は
絶縁層またはエネルギー障壁層を挟んで構成され、第１
の電極と第２または第３の電極、あるいは第１の電極と
第２及び第３の電極間に電圧を印加することによって、
前記第１の導伝領域と第２の導伝領域の間で、トンネル
効果によりキャリアの移動が可能で、第１の電極と第１
の導伝領域との間並びに第２の導伝領域と第３の導伝領
域との間でキャリアの移動が起こらず、印加した前記電
圧を解除したときはキャリアは主に第１或いは第２の導
伝領域の一方に閉じ込められることを特徴とする電子デ
バイスを提供する。
閉じ込めることのできる第１並びに第２の導伝領域と、
キャリアが自由に移動できる第３の導伝領域と、前記第
１の導伝領域に対して電圧を印加するための少なくとも
１つの第１の電極と、前記第３の導伝領域に電流を流す
ために必要な入力・出力のための第２・第３の電極とを
具備し、第１の電極と第１の導伝領域、第１の導伝領域
と第２の導伝領域、第２の導伝領域と第３の導伝領域は
絶縁層またはエネルギー障壁層を挟んで構成され、第１
の電極と第２または第３の電極、あるいは第１の電極と
第２及び第３の電極間に電圧を印加することによって、
前記第１の導伝領域と第２の導伝領域の間で、トンネル
効果によりキャリアの移動が可能で、第１の電極と第１
の導伝領域との間並びに第２の導伝領域と第３の導伝領
域との間でキャリアの移動が起こらず、印加した前記電
圧を解除したときはキャリアは主に第１或いは第２の導
伝領域の一方に閉じ込められることを特徴とする電子デ
バイスを提供する。
【００２０】本発明（請求項１４）は、前記第３の導伝
領域において、前記第２・第３の電極間に電位差を与え
て電流を流したとき、前記第１の導伝領域にキャリアが
主に閉じ込められている場合と、前記第２の導伝領域に
主にキャリアが閉じ込められている場合で、第３の導伝
領域を流れる電流の値が変化することを特徴とする請求
項１３記載の電子デバイスを提供する。
領域において、前記第２・第３の電極間に電位差を与え
て電流を流したとき、前記第１の導伝領域にキャリアが
主に閉じ込められている場合と、前記第２の導伝領域に
主にキャリアが閉じ込められている場合で、第３の導伝
領域を流れる電流の値が変化することを特徴とする請求
項１３記載の電子デバイスを提供する。
【００２１】本発明（請求項１５）は、前記第１の電極
をゲート電極、前記第２の電極をソース電極、前記第３
の電極をドレイン電極としたとき、ゲート電極とソース
あるいはドレイン電極間に、前記第１の導伝領域と前記
第２の導伝領域間でキャリアの移動が生じない程度の電
圧を印加することによって、ソース・ドレイン間を流れ
る電流を変調することを特徴とする請求項１４記載の電
子デバイスを提供する。
をゲート電極、前記第２の電極をソース電極、前記第３
の電極をドレイン電極としたとき、ゲート電極とソース
あるいはドレイン電極間に、前記第１の導伝領域と前記
第２の導伝領域間でキャリアの移動が生じない程度の電
圧を印加することによって、ソース・ドレイン間を流れ
る電流を変調することを特徴とする請求項１４記載の電
子デバイスを提供する。
【００２２】本発明（請求項１６）は、前記第１・第２
の導伝領域の両方が不純物をドープした半導体もしくは
多結晶体から構成されていることを特徴とする請求項１
５記載の電子デバイスを提供する。
の導伝領域の両方が不純物をドープした半導体もしくは
多結晶体から構成されていることを特徴とする請求項１
５記載の電子デバイスを提供する。
【００２３】本発明（請求項１７）は、前記第１・第２
の導伝領域のどちらか一方が不純物をドープした半導体
もしくは多結晶体で、他方が不純物をドープしていない
半導体もしくは多結晶体から構成されていることを特徴
とする請求項１５記載の電子デバイスを提供する。
の導伝領域のどちらか一方が不純物をドープした半導体
もしくは多結晶体で、他方が不純物をドープしていない
半導体もしくは多結晶体から構成されていることを特徴
とする請求項１５記載の電子デバイスを提供する。
【００２４】本発明（請求項１８）は、前記第１の導伝
領域が、不純物をドープした半導体もしくは多結晶体
で、前記第２の導伝領域が半導体もしくは金属からなる
微粒子あるいは量子ドットの集合体から構成されている
ことを特徴とする請求項１５記載の電子デバイスを提供
する。
領域が、不純物をドープした半導体もしくは多結晶体
で、前記第２の導伝領域が半導体もしくは金属からなる
微粒子あるいは量子ドットの集合体から構成されている
ことを特徴とする請求項１５記載の電子デバイスを提供
する。
【００２５】本発明（請求項１９）は、前記第１・第２
の導伝領域が、いずれもあるいは一方が不純物をドープ
した微粒子あるいは量子ドットの集合体から構成されて
いることを特徴とする請求項１５記載の電子デバイスを
提供する。
の導伝領域が、いずれもあるいは一方が不純物をドープ
した微粒子あるいは量子ドットの集合体から構成されて
いることを特徴とする請求項１５記載の電子デバイスを
提供する。
【００２６】本発明（請求項２０）は、前記電子デバイ
スはメモリーであることを特徴とする請求項１、２、
３、４、５、６、７、８、９、１０、１１、１２、１
３、１４、１５、１６、１７、１８或いは１９記載の電
子デバイスを提供する。
スはメモリーであることを特徴とする請求項１、２、
３、４、５、６、７、８、９、１０、１１、１２、１
３、１４、１５、１６、１７、１８或いは１９記載の電
子デバイスを提供する。
【００２７】本発明においてキャリアとは、電子或いは
正孔である。またキャリアを閉じこめることができる領
域とは、少なくとも上下左右６方を高いエネルギーバリ
アで囲まれた領域であり、この領域にキャリアを閉じこ
めることのできる領域のことである。
正孔である。またキャリアを閉じこめることができる領
域とは、少なくとも上下左右６方を高いエネルギーバリ
アで囲まれた領域であり、この領域にキャリアを閉じこ
めることのできる領域のことである。
【００２８】
【発明の実施の形態】図１に本発明の第１の実施の形態
に係る電子デバイスのバンド構造を示す。図１（ａ）に
示すように、電圧無印加状態で、第１の導伝領域は電子
を閉じ込め得る状態にある。本実施例では第２の導伝領
域は３次元方向に量子化されている。第２の導伝領域は
そのいちばん低いエネルギー準位でも、エネルギー準位
のレベルは第１の導伝領域よりも高く設定されている。
第１の導伝領域は量子化されず電子のエネルギー準位は
ほぼ連続に設定され、伝導帯の底に均等に電子が溜まる
ようになっている。
に係る電子デバイスのバンド構造を示す。図１（ａ）に
示すように、電圧無印加状態で、第１の導伝領域は電子
を閉じ込め得る状態にある。本実施例では第２の導伝領
域は３次元方向に量子化されている。第２の導伝領域は
そのいちばん低いエネルギー準位でも、エネルギー準位
のレベルは第１の導伝領域よりも高く設定されている。
第１の導伝領域は量子化されず電子のエネルギー準位は
ほぼ連続に設定され、伝導帯の底に均等に電子が溜まる
ようになっている。
【００２９】図１（ｂ）に示すように第１の導伝領域間
に電位差を与え、一方のフェルミレベルを上昇させる
と、電子は一方の第１の導伝領域から他方の第１の導伝
領域へ、第２の導伝領域を介して移動する。このときの
電子は主にトンネル効果によって移動する。
に電位差を与え、一方のフェルミレベルを上昇させる
と、電子は一方の第１の導伝領域から他方の第１の導伝
領域へ、第２の導伝領域を介して移動する。このときの
電子は主にトンネル効果によって移動する。
【００３０】このとき図１（ｃ）に示すように第１の導
伝領域間のバイアスを切っても、第２の導伝領域の量子
準位（エネルギー準位のレベル）が高いため電子は一方
の第１の導伝領域に閉じ込められたままになり、第１の
導伝領域の電極間に電位差が生じる。この電位の＋−に
よって１、０を識別すれば不揮発性のメモリーを構成で
きる。
伝領域間のバイアスを切っても、第２の導伝領域の量子
準位（エネルギー準位のレベル）が高いため電子は一方
の第１の導伝領域に閉じ込められたままになり、第１の
導伝領域の電極間に電位差が生じる。この電位の＋−に
よって１、０を識別すれば不揮発性のメモリーを構成で
きる。
【００３１】このとき第２の導伝領域の量子化準位を十
分に高く設定することで、熱的或いは外部電界によるノ
イズにより発生する電位差程度では電子の移動は生じな
い。図２は図１（ｃ）の状態に光（紫外線）を照射した
場合の電子デバイスの動作原理を表す。右側の第１の導
伝領域にいた電子は励起され、障壁を乗り越えるかトン
ネルするかしながら左側の第１の導伝領域に拡散してい
き、メモリは消去される。
分に高く設定することで、熱的或いは外部電界によるノ
イズにより発生する電位差程度では電子の移動は生じな
い。図２は図１（ｃ）の状態に光（紫外線）を照射した
場合の電子デバイスの動作原理を表す。右側の第１の導
伝領域にいた電子は励起され、障壁を乗り越えるかトン
ネルするかしながら左側の第１の導伝領域に拡散してい
き、メモリは消去される。
【００３２】このように第１の導伝領域に閉じこめられ
た電子をシーソーのように左右に移動させているだけな
ので、電極を通して電流が流れることがほとんどなく、
極めて消費電力の低いメモリ動作を実現できる。
た電子をシーソーのように左右に移動させているだけな
ので、電極を通して電流が流れることがほとんどなく、
極めて消費電力の低いメモリ動作を実現できる。
【００３３】また第２の導伝領域は３次元方向に量子化
された量子ドットを用い、第１の導伝領域は量子化され
ない半導体閉じ込め領域を用いたが、第２の導伝領域と
して、２次元方向に量子化された導伝領域、第１の導伝
領域として、１次元或いは２次元方向に量子化された導
伝領域を用いることもできる。
された量子ドットを用い、第１の導伝領域は量子化され
ない半導体閉じ込め領域を用いたが、第２の導伝領域と
して、２次元方向に量子化された導伝領域、第１の導伝
領域として、１次元或いは２次元方向に量子化された導
伝領域を用いることもできる。
【００３４】ここで第２の導伝領域は、閉じ込めの量子
化により基底準位が第１の導伝領域の電子のエネルギー
よりも高くなれば良いため、２次元方向の量子化でもこ
の条件は満たされる。また第１の導伝領域として、１次
元或いは２次元方向に量子化された導伝領域を用いた場
合でも、基本的に第２の導伝領域のエネルギー準位より
も、第１の導伝領域のエネルギー準位の方が低く設定で
きれば問題ない。
化により基底準位が第１の導伝領域の電子のエネルギー
よりも高くなれば良いため、２次元方向の量子化でもこ
の条件は満たされる。また第１の導伝領域として、１次
元或いは２次元方向に量子化された導伝領域を用いた場
合でも、基本的に第２の導伝領域のエネルギー準位より
も、第１の導伝領域のエネルギー準位の方が低く設定で
きれば問題ない。
【００３５】第１の導伝領域も量子化された方が、デバ
イスの動作電圧の設定が離散的になるため確実な動作を
期待できる。ここで第１、第２の導伝領域は半導体材料
のバンドギャップや電子親和力の差を用いて形成するこ
とができる。
イスの動作電圧の設定が離散的になるため確実な動作を
期待できる。ここで第１、第２の導伝領域は半導体材料
のバンドギャップや電子親和力の差を用いて形成するこ
とができる。
【００３６】以上の実施形態では、第１の導伝領域と第
２の導伝領域間にエネルギー障壁が存在することを仮定
してきたが、素子動作に必要なのは第２の導伝領域のエ
ネルギー準位が第１の導伝領域のエネルギー準位よりも
高いことなので、第２の領域を、第１の導伝領域と第２
の導伝領域間のエネルギー障壁層と同等なエネルギー障
壁層で構成してもよい。
２の導伝領域間にエネルギー障壁が存在することを仮定
してきたが、素子動作に必要なのは第２の導伝領域のエ
ネルギー準位が第１の導伝領域のエネルギー準位よりも
高いことなので、第２の領域を、第１の導伝領域と第２
の導伝領域間のエネルギー障壁層と同等なエネルギー障
壁層で構成してもよい。
【００３７】その場合、第２の導伝領域の量子準位を介
してトンネル効果で電子を第１の導伝領域間を行き来さ
せるのではなく、エネルギー障壁領域を直接トンネル効
果で電子を行き来させるか、或いは電圧印加時のエネル
ギー障壁領域にできる三角ポテンシャルをファウラー・
ノルトハイム・トンネリングで電子を行き来させるか、
或いはエネルギー障壁領域を電子が乗り越えて行き来す
るかのいずれかの方法でメモリ動作を行うことになる。
してトンネル効果で電子を第１の導伝領域間を行き来さ
せるのではなく、エネルギー障壁領域を直接トンネル効
果で電子を行き来させるか、或いは電圧印加時のエネル
ギー障壁領域にできる三角ポテンシャルをファウラー・
ノルトハイム・トンネリングで電子を行き来させるか、
或いはエネルギー障壁領域を電子が乗り越えて行き来す
るかのいずれかの方法でメモリ動作を行うことになる。
【００３８】図３に本発明の第２の実施の形態に係る電
子デバイスのバンド構造を示す。本実施例では第１の実
施の形態の第２の導伝領域に電極を形成し、電圧を印加
可能にしたものである。
子デバイスのバンド構造を示す。本実施例では第１の実
施の形態の第２の導伝領域に電極を形成し、電圧を印加
可能にしたものである。
【００３９】図３（ａ）は、電圧無印加状態で、第１の
導伝領域は電子を閉じ込める状態にあり、第１の形態の
図１（ａ）の状態と同じである。次に図３（ｂ）に示す
ように第１の導伝領域と第２の導伝領域間に電位差を与
え、さらに第１の導伝領域間に電位差を与えると、図左
側の第１の導伝領域の電子のフェルミレベルと第２の導
伝領域のエネルギーが近づくため、電子がトンネルして
図右側の第１の導伝領域に移動しやすくなる。
導伝領域は電子を閉じ込める状態にあり、第１の形態の
図１（ａ）の状態と同じである。次に図３（ｂ）に示す
ように第１の導伝領域と第２の導伝領域間に電位差を与
え、さらに第１の導伝領域間に電位差を与えると、図左
側の第１の導伝領域の電子のフェルミレベルと第２の導
伝領域のエネルギーが近づくため、電子がトンネルして
図右側の第１の導伝領域に移動しやすくなる。
【００４０】このように第２の導伝領域に電極を設けて
バイアスを印加することで、第１の導伝領域に対する第
２の導伝領域のエネルギー準位を実効的に引き下げるこ
とができる。このような第２の導伝領域に対する電極の
付加は、第１の導伝領域と第２の導伝領域のエネルギー
差が大きいときに有効である。図３（ｃ）はバイアスを
切ったときの状態で、第１の実施の形態の図１（ｃ）の
場合と同じ状態である。
バイアスを印加することで、第１の導伝領域に対する第
２の導伝領域のエネルギー準位を実効的に引き下げるこ
とができる。このような第２の導伝領域に対する電極の
付加は、第１の導伝領域と第２の導伝領域のエネルギー
差が大きいときに有効である。図３（ｃ）はバイアスを
切ったときの状態で、第１の実施の形態の図１（ｃ）の
場合と同じ状態である。
【００４１】
（実施例１）図４は本発明の半導体メモリ素子の上面図
であり、図５はこの断面図を示す。本実施例では第１の
半導体領域（第１の導伝領域）、第２の半導体領域（第
２の導伝領域）を用い、それぞれ一直線上に並んで配列
している。両側の第１の半導体領域は絶縁されて金属シ
ョットキー電極と接続されている。第２の半導体領域
は、第１の半導体領域に比べサイズが小さい形をしてい
る。この場合第２の半導体領域としては直径が０．５ｎ
ｍ以上５０ｎｍ以下、第２の半導体領域としては、その
１０倍から１００倍であれば良い。また第２の半導体領
域と第１の半導体領域の間隔は、０．５ｎｍ以上５０ｎ
ｍ以下であれば良い。
であり、図５はこの断面図を示す。本実施例では第１の
半導体領域（第１の導伝領域）、第２の半導体領域（第
２の導伝領域）を用い、それぞれ一直線上に並んで配列
している。両側の第１の半導体領域は絶縁されて金属シ
ョットキー電極と接続されている。第２の半導体領域
は、第１の半導体領域に比べサイズが小さい形をしてい
る。この場合第２の半導体領域としては直径が０．５ｎ
ｍ以上５０ｎｍ以下、第２の半導体領域としては、その
１０倍から１００倍であれば良い。また第２の半導体領
域と第１の半導体領域の間隔は、０．５ｎｍ以上５０ｎ
ｍ以下であれば良い。
【００４２】ＧａＡｓ基板上１上にＡｌ0.3 Ｇａ0.7 Ａ
ｓ障壁層２が形成され、ＧａＡｓからなる第１の半導体
領域３、第２の半導体領域４がほぼ一直線上に形成され
ている。第１の半導体領域は、電子を閉じ込める作用を
有しているが特に量子化されるサイズではない。第２の
半導体領域４は第１の半導体領域３よりもサイズが十分
小さいものであり、３次元方向に量子化されている。こ
のとき量子化された最低準位は第１の半導体領域３のエ
ネルギー準位よりも十分高いものである。
ｓ障壁層２が形成され、ＧａＡｓからなる第１の半導体
領域３、第２の半導体領域４がほぼ一直線上に形成され
ている。第１の半導体領域は、電子を閉じ込める作用を
有しているが特に量子化されるサイズではない。第２の
半導体領域４は第１の半導体領域３よりもサイズが十分
小さいものであり、３次元方向に量子化されている。こ
のとき量子化された最低準位は第１の半導体領域３のエ
ネルギー準位よりも十分高いものである。
【００４３】Ａｌ0.3 Ｇａ0.7 Ａｓ障壁層２、第１、２
の半導体領域３上にはＡｌ0.3 Ｇａ0.7 Ａｓ変調ドープ
層５が形成されている。このＡｌ0.3 Ｇａ0.7 Ａｓ変調
ドープ層５には第１の半導体領域３に電子を与えるため
に、ドナーとなるＳｉのデルタ・ドーピングが施されて
いる。
の半導体領域３上にはＡｌ0.3 Ｇａ0.7 Ａｓ変調ドープ
層５が形成されている。このＡｌ0.3 Ｇａ0.7 Ａｓ変調
ドープ層５には第１の半導体領域３に電子を与えるため
に、ドナーとなるＳｉのデルタ・ドーピングが施されて
いる。
【００４４】このＡｌ0.3 Ｇａ0.7 Ａｓ変調ドープ層５
上には、第１の半導体領域３にバイアスを印加するため
のＡｕショットキー電極７が設けられている。このよう
に狭バンドギャップのＧａＡｓからなる第１の半導体領
域３は周りを、ＧａＡｓよりもワイドバンドギャップの
Ａｌ0.3 Ｇａ0.7 Ａｓ障壁層２により埋め込まれている
構造である。第２の半導体領域４もＧａＡｓで構成され
ているが、第１の半導体領域３よりもサイズがかなり小
さく、量子化されているのでエネルギー準位のレベルは
第１の半導体領域３よりも高い。
上には、第１の半導体領域３にバイアスを印加するため
のＡｕショットキー電極７が設けられている。このよう
に狭バンドギャップのＧａＡｓからなる第１の半導体領
域３は周りを、ＧａＡｓよりもワイドバンドギャップの
Ａｌ0.3 Ｇａ0.7 Ａｓ障壁層２により埋め込まれている
構造である。第２の半導体領域４もＧａＡｓで構成され
ているが、第１の半導体領域３よりもサイズがかなり小
さく、量子化されているのでエネルギー準位のレベルは
第１の半導体領域３よりも高い。
【００４５】この構造を実現するためには、第１の半導
体領域３、第２の半導体領域４を通常のフォトリソグラ
フィーにてパターニングしエッチングにて形成する。次
にこれら半導体領域よりも、広いバンドギャップを有す
る半導体或いは絶縁層を分子ビームエピタキシー（ＭＢ
Ｅ）法もしくは有機金属気相成長（ＭＯＣＶＤ）法等に
よる選択成長法により成長させ、上記半導体領域を埋め
込むことで、障壁層２を作成できる。
体領域３、第２の半導体領域４を通常のフォトリソグラ
フィーにてパターニングしエッチングにて形成する。次
にこれら半導体領域よりも、広いバンドギャップを有す
る半導体或いは絶縁層を分子ビームエピタキシー（ＭＢ
Ｅ）法もしくは有機金属気相成長（ＭＯＣＶＤ）法等に
よる選択成長法により成長させ、上記半導体領域を埋め
込むことで、障壁層２を作成できる。
【００４６】（実施例２）図６は本発明の別の実施例に
係る半導体メモリ素子の上面図である。この素子では第
２の半導体領域（第２の導伝領域）４が、複数に分割さ
れており、３次元方向に量子化された半導体領域９とそ
の両わきに２次元方向に量子化された半導体領域１０が
形成されている。
係る半導体メモリ素子の上面図である。この素子では第
２の半導体領域（第２の導伝領域）４が、複数に分割さ
れており、３次元方向に量子化された半導体領域９とそ
の両わきに２次元方向に量子化された半導体領域１０が
形成されている。
【００４７】この構造をとることにより、電圧無印加時
の第１の半導体領域（第１の導伝領域）３に閉じ込めら
れた電子の閉じ込め効果をさらに安定化させることがで
きる。
の第１の半導体領域（第１の導伝領域）３に閉じ込めら
れた電子の閉じ込め効果をさらに安定化させることがで
きる。
【００４８】本実施例では、２次元方向に量子化された
領域１０と３次元方向に量子化された領域９との間で、
電子が通過できるエネルギーがとびとびの値をとるため
両領域間でエネルギーレベルに不一致が生じ、単に３次
元方向に量子化された領域のみで第２の半導体領域４を
構成するよりも、電子の逆流が起こりにくくなる。
領域１０と３次元方向に量子化された領域９との間で、
電子が通過できるエネルギーがとびとびの値をとるため
両領域間でエネルギーレベルに不一致が生じ、単に３次
元方向に量子化された領域のみで第２の半導体領域４を
構成するよりも、電子の逆流が起こりにくくなる。
【００４９】ここで閉じ込め方向のサイズは、電子の有
効質量から決まるド・ブロイ波長（λ＝ｈ／ｍｖ：λは
ド・ブロイ波長、ｈはプランク定数、ｍは電子の有効質
量、ｖは電子のフェルミ速度）程度よりも小さい必要が
ある。例えば閉じ込め領域がＧａＡｓから構成されてい
る場合は、閉じ込め方向のサイズは５０ｎｍ以下であれ
ばよい。２次元方向に量子化された領域で、量子化され
ていない方向のサイズは典型的には数１００ｎｍであれ
ば許容できるが、５０ｎｍ程度の弱い閉じ込めの起こる
サイズでも構わない。また閉じ込め領域間の距離は、両
者の間を電子がトンネル効果で通り抜ける必要があるた
め、高々ド・ブロイ波長程度で、それ以下であることが
望ましい。
効質量から決まるド・ブロイ波長（λ＝ｈ／ｍｖ：λは
ド・ブロイ波長、ｈはプランク定数、ｍは電子の有効質
量、ｖは電子のフェルミ速度）程度よりも小さい必要が
ある。例えば閉じ込め領域がＧａＡｓから構成されてい
る場合は、閉じ込め方向のサイズは５０ｎｍ以下であれ
ばよい。２次元方向に量子化された領域で、量子化され
ていない方向のサイズは典型的には数１００ｎｍであれ
ば許容できるが、５０ｎｍ程度の弱い閉じ込めの起こる
サイズでも構わない。また閉じ込め領域間の距離は、両
者の間を電子がトンネル効果で通り抜ける必要があるた
め、高々ド・ブロイ波長程度で、それ以下であることが
望ましい。
【００５０】（実施例３）図７は本発明の別の実施例に
係る半導体メモリ素子の上面図である。この素子では第
２の半導体領域（第２の導伝領域）４が、複数に分割さ
れており、第１の半導体領域から離れるにしたがってそ
のサイズが小さくなり中央部が最小になっている。この
ように構成することで量子化されたエネルギーレベル
が、第１の半導体領域３から離れるにしたがって高くな
る。
係る半導体メモリ素子の上面図である。この素子では第
２の半導体領域（第２の導伝領域）４が、複数に分割さ
れており、第１の半導体領域から離れるにしたがってそ
のサイズが小さくなり中央部が最小になっている。この
ように構成することで量子化されたエネルギーレベル
が、第１の半導体領域３から離れるにしたがって高くな
る。
【００５１】この構造をとることにより、電圧無印加時
の第１の半導体領域３に閉じ込められた電子の閉じ込め
効果をさらに安定化させることができる。本実施例で
は、第２の半導体領域を複数の量子ドットにて構成して
いる。量子ドットのエネルギーは完全に離散化している
ため、ドット間に電流を流すには全てのドットのエネル
ギー準位をそろえる必要がある。バイアス無印加時に全
てのドットのエネルギー準位がそろうことは、極めて困
難なため電子の逆流も起こりにくくなり、素子動作はよ
り安定化する。
の第１の半導体領域３に閉じ込められた電子の閉じ込め
効果をさらに安定化させることができる。本実施例で
は、第２の半導体領域を複数の量子ドットにて構成して
いる。量子ドットのエネルギーは完全に離散化している
ため、ドット間に電流を流すには全てのドットのエネル
ギー準位をそろえる必要がある。バイアス無印加時に全
てのドットのエネルギー準位がそろうことは、極めて困
難なため電子の逆流も起こりにくくなり、素子動作はよ
り安定化する。
【００５２】ここで第２の半導体領域４を構成する量子
ドットは、３次元方向の閉じ込めを必要とするが、第２
の実施例のところでも述べたように、閉じ込め方向のサ
イズは電子の有効質量から決まるド・ブロイ波長よりも
短い必要がある。例えばＧａＡｓから閉じ込め領域が構
成されている場合は、閉じ込め方向の長さは５０ｎｍ以
下であることが望ましい。また量子ドット間の距離は、
電子がトンネル効果で通りぬけることができるように、
ド・ブロイ波長以下であることが望ましい。
ドットは、３次元方向の閉じ込めを必要とするが、第２
の実施例のところでも述べたように、閉じ込め方向のサ
イズは電子の有効質量から決まるド・ブロイ波長よりも
短い必要がある。例えばＧａＡｓから閉じ込め領域が構
成されている場合は、閉じ込め方向の長さは５０ｎｍ以
下であることが望ましい。また量子ドット間の距離は、
電子がトンネル効果で通りぬけることができるように、
ド・ブロイ波長以下であることが望ましい。
【００５３】（実施例４）図８は本発明の別の実施例に
係る半導体メモリ素子の上面図である。この素子は第２
の半導体領域（第２の導伝領域）４が複数に分割され、
第１の半導体領域（第１の導伝領域）３から離れるにし
たがってサイズが小さくなっており、さらに第２の半導
体領域４の中央部にゲート電極１１が形成されたもので
ある。このゲート電極１１は絶縁したショットキー金属
電極をつけた構成にしている。この電極を付加すること
により、真ん中の半導体閉じ込め領域の量子準位の制御
が可能となり、より確実な分極効果を得ることができ
る。
係る半導体メモリ素子の上面図である。この素子は第２
の半導体領域（第２の導伝領域）４が複数に分割され、
第１の半導体領域（第１の導伝領域）３から離れるにし
たがってサイズが小さくなっており、さらに第２の半導
体領域４の中央部にゲート電極１１が形成されたもので
ある。このゲート電極１１は絶縁したショットキー金属
電極をつけた構成にしている。この電極を付加すること
により、真ん中の半導体閉じ込め領域の量子準位の制御
が可能となり、より確実な分極効果を得ることができ
る。
【００５４】第２の半導体領域であるの量子ドットに課
される条件は基本的に実施例３と同じである。またショ
ットキー電極１１は第２の半導体領域の上にきていれば
どのように構成しても構わない。層構成は例えばＡｌＧ
ａＡｓ／ＧａＡｓ系を考えた場合、図５と同様である。
される条件は基本的に実施例３と同じである。またショ
ットキー電極１１は第２の半導体領域の上にきていれば
どのように構成しても構わない。層構成は例えばＡｌＧ
ａＡｓ／ＧａＡｓ系を考えた場合、図５と同様である。
【００５５】（実施例５）図９は本発明の別の実施例に
係る半導体メモリ素子の上面図である。この素子は第１
の半導体閉じ込め領域１５（導伝領域）が矩形をしてお
り、その長手方向に平行に第２の半導体閉じ込め領域１
６（導伝領域）が複数に分割されて並んだ構成をしてい
る。ここで第２の半導体閉じ込め領域１６は３次元方向
に量子化された量子ドットである。また第１の半導体閉
じ込め領域１５に電圧を印加する電極も第１の半導体閉
じ込め領域１５の長手方向に平行に形成されている。
係る半導体メモリ素子の上面図である。この素子は第１
の半導体閉じ込め領域１５（導伝領域）が矩形をしてお
り、その長手方向に平行に第２の半導体閉じ込め領域１
６（導伝領域）が複数に分割されて並んだ構成をしてい
る。ここで第２の半導体閉じ込め領域１６は３次元方向
に量子化された量子ドットである。また第１の半導体閉
じ込め領域１５に電圧を印加する電極も第１の半導体閉
じ込め領域１５の長手方向に平行に形成されている。
【００５６】実施例１では第２の半導体閉じ込め領域１
５の電流経路は１通りであったが、本実施例では複数個
の第２の半導体領域が皆電流経路となる。この場合、電
流経路が１個だけの場合と比べ電子の流れる経路が増え
るため、メモリの切り替えに要する時間が短縮され、高
速なメモリ動作が実現可能である。
５の電流経路は１通りであったが、本実施例では複数個
の第２の半導体領域が皆電流経路となる。この場合、電
流経路が１個だけの場合と比べ電子の流れる経路が増え
るため、メモリの切り替えに要する時間が短縮され、高
速なメモリ動作が実現可能である。
【００５７】第１の半導体閉じ込め領域１５は厚さ方向
以外に特に量子化をする必要はないが、短手方向に量子
化をしてもよい。その場合、閉じ込め距離はやはり電子
のド・ブロイ波長以下であればよい。長手方向に関して
は特に制限はないが、ド・ブロイ波長以上でよい。また
第２の半導体閉じ込め領域１６である量子ドットはいづ
れの閉じ込め方向も電子のド・ブロイ波長以下であれば
よい。特にＡｌＧａＡｓ／ＧａＡｓ系の材料を用いる場
合、閉じ込め方向のサイズは５０ｎｍ以下が望ましい。
以外に特に量子化をする必要はないが、短手方向に量子
化をしてもよい。その場合、閉じ込め距離はやはり電子
のド・ブロイ波長以下であればよい。長手方向に関して
は特に制限はないが、ド・ブロイ波長以上でよい。また
第２の半導体閉じ込め領域１６である量子ドットはいづ
れの閉じ込め方向も電子のド・ブロイ波長以下であれば
よい。特にＡｌＧａＡｓ／ＧａＡｓ系の材料を用いる場
合、閉じ込め方向のサイズは５０ｎｍ以下が望ましい。
【００５８】（実施例６）図１０は本発明の別の実施例
に係る半導体メモリ素子の上面図である。この素子は基
本構造が実施例５と同じ素子である。但し、第２の半導
体閉じ込め領域１６（導伝領域）上に絶縁されたショッ
トキー電極１８が形成されている。このように第２の半
導体閉じ込め領域１６に制御電極を設けることにより、
素子の制御性を向上させることが出来る。
に係る半導体メモリ素子の上面図である。この素子は基
本構造が実施例５と同じ素子である。但し、第２の半導
体閉じ込め領域１６（導伝領域）上に絶縁されたショッ
トキー電極１８が形成されている。このように第２の半
導体閉じ込め領域１６に制御電極を設けることにより、
素子の制御性を向上させることが出来る。
【００５９】（実施例７）図１１は本発明の別の実施例
に係る半導体メモリ素子の断面図である。この素子は第
１の導伝領域２０としてｎ型の多結晶シリコン、第２の
導伝領域２１としてＳｉの量子ドット、また第１の導伝
領域２０の電位を制御する絶縁ゲート電極の一方を第３
の導伝領域２２で置き換えた構造をしている。即ち２つ
の第１の導伝領域２０で第２の導伝領域２１を挟み込
み、さらにその下に第３の導伝領域２２としてｐ型Ｓｉ
を配した縦型素子になっている。
に係る半導体メモリ素子の断面図である。この素子は第
１の導伝領域２０としてｎ型の多結晶シリコン、第２の
導伝領域２１としてＳｉの量子ドット、また第１の導伝
領域２０の電位を制御する絶縁ゲート電極の一方を第３
の導伝領域２２で置き換えた構造をしている。即ち２つ
の第１の導伝領域２０で第２の導伝領域２１を挟み込
み、さらにその下に第３の導伝領域２２としてｐ型Ｓｉ
を配した縦型素子になっている。
【００６０】第１の導伝領域２０の上部には絶縁領域２
６を介してゲート電極２３が付けられ、一方反対側の第
３の導伝領域２２にはその左右にｎ型シリコンよりなる
ソース・ドレイン電極２４、２５が形成されている。第
１の電極２３と第１の導伝領域２０間の絶縁領域２６、
第１の導伝領域２０と第２の導伝領域２１間のトンネル
障壁領域２７、第１の導伝領域２０と第３の導伝領域２
２間の絶縁領域２６はそれぞれシリコン酸化膜で構成さ
れている。ただし、トンネル障壁２７として用いられる
シリコン酸化膜の厚さは電子のド・ブロイ波長程度であ
ればよく、また絶縁領域２６として用いられるシリコン
酸化膜の厚さはド・ブロイ波長以上が必要で且つ前者よ
りも厚い必要がある。
６を介してゲート電極２３が付けられ、一方反対側の第
３の導伝領域２２にはその左右にｎ型シリコンよりなる
ソース・ドレイン電極２４、２５が形成されている。第
１の電極２３と第１の導伝領域２０間の絶縁領域２６、
第１の導伝領域２０と第２の導伝領域２１間のトンネル
障壁領域２７、第１の導伝領域２０と第３の導伝領域２
２間の絶縁領域２６はそれぞれシリコン酸化膜で構成さ
れている。ただし、トンネル障壁２７として用いられる
シリコン酸化膜の厚さは電子のド・ブロイ波長程度であ
ればよく、また絶縁領域２６として用いられるシリコン
酸化膜の厚さはド・ブロイ波長以上が必要で且つ前者よ
りも厚い必要がある。
【００６１】基本的にこの素子は浮遊ゲートタイプのシ
リコンＭＯＳＦＥＴであり、通常のＭＯＳＦＥＴ試作の
プロセスを浮遊ゲート部作成のところだけ若干変更する
のみで作成できる。
リコンＭＯＳＦＥＴであり、通常のＭＯＳＦＥＴ試作の
プロセスを浮遊ゲート部作成のところだけ若干変更する
のみで作成できる。
【００６２】ここでこの素子の第２の導伝領域２１を多
結晶シリコンに挟まれたシリコン量子ドットをもちいて
形成できる。シリコン量子ドットのサイズはシリコンの
有効質量からきまるド・ブロイ波長程度以下であること
が望ましく、この場合１０ｎｍ以下である。このシリコ
ン量子ドットは例えば高周波プラズマを用いて形成した
シリコン微粒子をシリコン酸化膜上に堆積することによ
り形成できる。
結晶シリコンに挟まれたシリコン量子ドットをもちいて
形成できる。シリコン量子ドットのサイズはシリコンの
有効質量からきまるド・ブロイ波長程度以下であること
が望ましく、この場合１０ｎｍ以下である。このシリコ
ン量子ドットは例えば高周波プラズマを用いて形成した
シリコン微粒子をシリコン酸化膜上に堆積することによ
り形成できる。
【００６３】第１の導伝領域２０と第２の導伝領域２１
間の間隔は電子がトンネル可能な距離である必要がある
ことから、ド・ブロイ波長以下であることが望ましく、
この場合５ｎｍ程度以下が好ましい。
間の間隔は電子がトンネル可能な距離である必要がある
ことから、ド・ブロイ波長以下であることが望ましく、
この場合５ｎｍ程度以下が好ましい。
【００６４】この素子の動作原理は基本的に実施例１と
同じであるが、メモリの読み出しがこの場合電流値の大
小によって行われるのが特徴になっている。即ち、ソー
ス・ドレイン間に電圧をかけたとき、第１の導伝領域２
０のうち電子が主に蓄積しているのがゲート電極２３側
の多結晶シリコンなのか、第３の導伝領域２２（チャネ
ル）側の多結晶シリコンなのかによって、ドレイン電流
の値が大きく異なるため、メモリの読み出しを容易に行
うことが可能である。
同じであるが、メモリの読み出しがこの場合電流値の大
小によって行われるのが特徴になっている。即ち、ソー
ス・ドレイン間に電圧をかけたとき、第１の導伝領域２
０のうち電子が主に蓄積しているのがゲート電極２３側
の多結晶シリコンなのか、第３の導伝領域２２（チャネ
ル）側の多結晶シリコンなのかによって、ドレイン電流
の値が大きく異なるため、メモリの読み出しを容易に行
うことが可能である。
【００６５】（実施例８）図１２は本発明の別の実施例
にかかる半導体メモリーの平面図と断面図である。
にかかる半導体メモリーの平面図と断面図である。
【００６６】ＧａＡｓ層にＳｉをプレーナドーピングし
た半導体基板上に、図に示すように２つの第１の導伝領
域３とその間に第２の導伝領域４を形成する。第２の導
伝領域４は第１の導伝領域３に比較して十分にチャネル
幅が狭窄されている。２つの第１の導伝領域３、第２の
導伝領域４にはそれぞれ制御電極７、１１が設けられて
いる。これらの制御電極７、１１は絶縁層を介して接続
されているかまたはショットキー接続されている。
た半導体基板上に、図に示すように２つの第１の導伝領
域３とその間に第２の導伝領域４を形成する。第２の導
伝領域４は第１の導伝領域３に比較して十分にチャネル
幅が狭窄されている。２つの第１の導伝領域３、第２の
導伝領域４にはそれぞれ制御電極７、１１が設けられて
いる。これらの制御電極７、１１は絶縁層を介して接続
されているかまたはショットキー接続されている。
【００６７】第２の導伝領域４は第１の導伝領域よりも
幅が十分狭いので、そのエネルギーレベルは第１の導伝
領域３よりも十分高い。そこで第１の導伝領域３間に電
位差を印加すると一方から他方へ第２の導伝領域４を介
してキャリアーが移動することになる。
幅が十分狭いので、そのエネルギーレベルは第１の導伝
領域３よりも十分高い。そこで第１の導伝領域３間に電
位差を印加すると一方から他方へ第２の導伝領域４を介
してキャリアーが移動することになる。
【００６８】このとき幅の狭められた第２の導伝領域４
の内部では、プレーナドープされた領域が電子の導伝部
分となる。このとき第２の導伝領域４の内部はドナーで
あるＳｉがランダムに分散しているので、ランダムなポ
テンシャル障壁が構成され、実質的に多重トンネル障壁
が構成されている。
の内部では、プレーナドープされた領域が電子の導伝部
分となる。このとき第２の導伝領域４の内部はドナーで
あるＳｉがランダムに分散しているので、ランダムなポ
テンシャル障壁が構成され、実質的に多重トンネル障壁
が構成されている。
【００６９】図１３にこのときのバンド構造を示す。ラ
ンダムな多重トンネル障壁は電子が通過できるエネルギ
ー準位が不規則なため、第１の導伝領域の一方に溜まっ
た電子が他方へ流れようとするのを妨ぐ働きを有する。
従って電圧無印加状態でより安定な状態になるため、熱
的揺らぎや放射線による誤動作を生じにくくできる。
ンダムな多重トンネル障壁は電子が通過できるエネルギ
ー準位が不規則なため、第１の導伝領域の一方に溜まっ
た電子が他方へ流れようとするのを妨ぐ働きを有する。
従って電圧無印加状態でより安定な状態になるため、熱
的揺らぎや放射線による誤動作を生じにくくできる。
【００７０】また一方第２の導伝領域４に設けられた絶
縁ゲート電極１１により、第１の導伝領域３間に電位差
を与えた時ランダムなエネルギー障壁を引き下げて電子
を通り安くすることができる。
縁ゲート電極１１により、第１の導伝領域３間に電位差
を与えた時ランダムなエネルギー障壁を引き下げて電子
を通り安くすることができる。
【００７１】本実施例ではＧａＡｓ層のＳｉのプレーナ
ドーピングを用いたが、ｎ型のプレーナドーピングの代
わりにｐ型のプレーナドーピングを用いても良い。さら
に膜厚方向の閉じ込め効果を上げるために、ｎｐｎ型や
ｐｎｐ型のプレーナドーピングも有効である。またＡｌ
ＧａＡｓ／ＧａＡｓ等のヘテロ接合による閉じ込めを用
いても良い。
ドーピングを用いたが、ｎ型のプレーナドーピングの代
わりにｐ型のプレーナドーピングを用いても良い。さら
に膜厚方向の閉じ込め効果を上げるために、ｎｐｎ型や
ｐｎｐ型のプレーナドーピングも有効である。またＡｌ
ＧａＡｓ／ＧａＡｓ等のヘテロ接合による閉じ込めを用
いても良い。
【００７２】ここで第２の導伝領域４の幅は、光露光法
で形成可能な最小寸法である２０〜３０ｎｍ以下である
ことが望ましい。また第１の導伝領域３の幅は、第２の
導伝領域４よりも広ければよいが、典型的にはその１．
５倍以上あればよい。
で形成可能な最小寸法である２０〜３０ｎｍ以下である
ことが望ましい。また第１の導伝領域３の幅は、第２の
導伝領域４よりも広ければよいが、典型的にはその１．
５倍以上あればよい。
【００７３】実施例７を除いて基本的に実施例１と同様
の技術を用いて作成できる。第１の半導体領域に形成さ
れる電極を形成する際に同時に、リフトオフ法により第
２の半導体領域のほぼ真ん中にショットキー電極を形成
すれば良い。
の技術を用いて作成できる。第１の半導体領域に形成さ
れる電極を形成する際に同時に、リフトオフ法により第
２の半導体領域のほぼ真ん中にショットキー電極を形成
すれば良い。
【００７４】以上の実施例では主にＧａＡｓ／ＡｌＧａ
Ａｓ系の材料のみ記したが、電子や正孔の閉じ込めがで
きるあらゆるヘテロ接合の組み合わせ、例えば化合物以
外にもＳｉ系でＳｉ／ＳｉＧｅ系、Ｇｅ／ＳｉＧｅ系あ
るいはＳｉ／ＳｉＯ２等の組み合わせでも可能である。
Ａｓ系の材料のみ記したが、電子や正孔の閉じ込めがで
きるあらゆるヘテロ接合の組み合わせ、例えば化合物以
外にもＳｉ系でＳｉ／ＳｉＧｅ系、Ｇｅ／ＳｉＧｅ系あ
るいはＳｉ／ＳｉＯ２等の組み合わせでも可能である。
【００７５】また第１の半導体領域をシリコン、第２の
半導体領域をポリシリコンというように、半導体とその
多結晶体で構成することも可能である。さらに第１の半
導体領域をシリコン、第２の半導体領域をポーラスシリ
コンで構成することも可能である。
半導体領域をポリシリコンというように、半導体とその
多結晶体で構成することも可能である。さらに第１の半
導体領域をシリコン、第２の半導体領域をポーラスシリ
コンで構成することも可能である。
【００７６】（実施例９）図１４は本発明の別の実施例
にかかる半導体メモリーの断面図である。本実施例では
第１の導伝領域３０としてｎ型多結晶シリコン、第２の
導伝領域３１としてシリコンの量子ドット、第３の導伝
領域３２としてｐ型のシリコンを用い、第１・第２の導
伝領域３０、３１間のトンネル障壁領域３６並びに第２
・第３の導伝領域３１、３２間の絶縁領域３７としてシ
リコン酸化膜を用いている。前者のシリコン酸化膜の厚
さは電子のド・ブロイ波長程度が好ましく、後者の厚さ
はド・ブロイ波長よりも大きい必要があり、更に前者の
膜厚よりも厚い必要がある。
にかかる半導体メモリーの断面図である。本実施例では
第１の導伝領域３０としてｎ型多結晶シリコン、第２の
導伝領域３１としてシリコンの量子ドット、第３の導伝
領域３２としてｐ型のシリコンを用い、第１・第２の導
伝領域３０、３１間のトンネル障壁領域３６並びに第２
・第３の導伝領域３１、３２間の絶縁領域３７としてシ
リコン酸化膜を用いている。前者のシリコン酸化膜の厚
さは電子のド・ブロイ波長程度が好ましく、後者の厚さ
はド・ブロイ波長よりも大きい必要があり、更に前者の
膜厚よりも厚い必要がある。
【００７７】また第１の電極３３（ゲート電極）は高ド
ープのｎ型多結晶シリコンを、第２・第３の電極３４、
３５（それぞれソース電極・ドレイン電極）は高濃度ｎ
型シリコン層を用いた。第１の電極３３と第１の導伝領
域３０間も絶縁領域３７でありシリコン酸化膜が用いら
れる。この厚さも電子のド・ブロイ波長より大きい必要
があり、第１の導伝領域３０と第２の導伝領域３１間の
トンネル酸化膜よりも厚い必要がある。
ープのｎ型多結晶シリコンを、第２・第３の電極３４、
３５（それぞれソース電極・ドレイン電極）は高濃度ｎ
型シリコン層を用いた。第１の電極３３と第１の導伝領
域３０間も絶縁領域３７でありシリコン酸化膜が用いら
れる。この厚さも電子のド・ブロイ波長より大きい必要
があり、第１の導伝領域３０と第２の導伝領域３１間の
トンネル酸化膜よりも厚い必要がある。
【００７８】またこの実施例は、通常の浮遊ゲート型Ｍ
ＯＳＦＥＴ型素子の作製行程を若干変更することにより
容易に作成可能ある。シリコン量子ドット層の形成方法
は実施例７記載の方法で形成可能である。
ＯＳＦＥＴ型素子の作製行程を若干変更することにより
容易に作成可能ある。シリコン量子ドット層の形成方法
は実施例７記載の方法で形成可能である。
【００７９】図１５は本発明の実施例９にかかる電子デ
バイスの動作原理を説明するためのバンド図を表す。通
常動作時には第１の導伝領域３０も第２の導伝領域３１
も中性であるが、ソース・ドレインをショートして接地
し、第１の電極３３に数ボルトの負の電圧を印加する
と、第１の導伝領域３０から第２の導伝領域３１の量子
ドットに電子がトンネル効果で注入される。
バイスの動作原理を説明するためのバンド図を表す。通
常動作時には第１の導伝領域３０も第２の導伝領域３１
も中性であるが、ソース・ドレインをショートして接地
し、第１の電極３３に数ボルトの負の電圧を印加する
と、第１の導伝領域３０から第２の導伝領域３１の量子
ドットに電子がトンネル効果で注入される。
【００８０】このとき量子ドットは数ｎｍと十分に小さ
いため、いわゆるクーロンブロッケイド効果により数ボ
ルトの電圧では電子は１個しか入ることが許されない。
こうして第１の導伝領域はプラスに帯電し、第２の導伝
領域はマイナスに帯電し、両領域間に電位差が発生す
る。
いため、いわゆるクーロンブロッケイド効果により数ボ
ルトの電圧では電子は１個しか入ることが許されない。
こうして第１の導伝領域はプラスに帯電し、第２の導伝
領域はマイナスに帯電し、両領域間に電位差が発生す
る。
【００８１】従って、ソース・ドレイン間に電圧を印加
した場合、第１並びに第２の導伝領域３０、３１が中性
の場合に比べ、両領域が帯電している場合第３の導伝領
域３２を電流が流れにくくなる。すなわち、トランジス
タの閾値電圧がシフトするため、このデバイスはメモリ
として使用することが可能となる。
した場合、第１並びに第２の導伝領域３０、３１が中性
の場合に比べ、両領域が帯電している場合第３の導伝領
域３２を電流が流れにくくなる。すなわち、トランジス
タの閾値電圧がシフトするため、このデバイスはメモリ
として使用することが可能となる。
【００８２】本実施例では第１の導伝領域３０として多
結晶シリコン層を用いたが、これを第２の導伝領域３１
と同様にシリコン微粒子を用いた量子ドットで構成して
も良い。また第１・第２のいずれの導伝領域３０、３１
を多結晶シリコンで構成しても構わない。
結晶シリコン層を用いたが、これを第２の導伝領域３１
と同様にシリコン微粒子を用いた量子ドットで構成して
も良い。また第１・第２のいずれの導伝領域３０、３１
を多結晶シリコンで構成しても構わない。
【００８３】また本実施例並びに実施例７では読みとり
部としてのトランジスタ構造をＭＯＳ型素子を用いて構
成したが、ＩｎＡｌＧａＡｓＰ等の化合物半導体を適当
な混晶比で用いてもよいし、また薄膜トランジスタ（Ｔ
ＦＴ）を基本構成としてもよい。
部としてのトランジスタ構造をＭＯＳ型素子を用いて構
成したが、ＩｎＡｌＧａＡｓＰ等の化合物半導体を適当
な混晶比で用いてもよいし、また薄膜トランジスタ（Ｔ
ＦＴ）を基本構成としてもよい。
【００８４】またメモリの読み出し感度を向上させるた
めに、第３の導伝領域３２として量子細線を用いた量子
細線トランジスタ（電流が流れるチャネル部分に量子細
線を用いる）をベースとしてもよいし、第３の導伝領域
３２に多重トンネル接合等を用いることも可能である。
めに、第３の導伝領域３２として量子細線を用いた量子
細線トランジスタ（電流が流れるチャネル部分に量子細
線を用いる）をベースとしてもよいし、第３の導伝領域
３２に多重トンネル接合等を用いることも可能である。
【００８５】
【発明の効果】このように本発明は、大きさの異なる半
導体閉じ込め領域層を並べ、この間にゲートを設けるこ
とにより電子を偏在させることを基本動作としているの
で、電流を流さない、超低消費電力なデバイスを提供で
きる。
導体閉じ込め領域層を並べ、この間にゲートを設けるこ
とにより電子を偏在させることを基本動作としているの
で、電流を流さない、超低消費電力なデバイスを提供で
きる。
【図面の簡単な説明】
【図１】本発明の実施例にかかる電子デバイスの動作原
理を説明するためのバンド図
理を説明するためのバンド図
【図２】本発明の実施例にかかる電子デバイスの動作原
理を説明するためのバンド図
理を説明するためのバンド図
【図３】本発明の実施例にかかる電子デバイスの動作原
理を説明するためのバンド図
理を説明するためのバンド図
【図４】本発明の実施例１にかかる半導体メモリ素子の
表面図
表面図
【図５】本発明の実施例１にかかる半導体メモリ素子の
断面図
断面図
【図６】本発明の実施例２にかかる半導体メモリ素子の
表面図
表面図
【図７】本発明の実施例３にかかる半導体メモリ素子の
表面図
表面図
【図８】本発明の実施例４にかかる半導体メモリ素子の
表面図
表面図
【図９】本発明の実施例５にかかる半導体メモリ素子の
表面図
表面図
【図１０】本発明の実施例６にかかる半導体メモリ素子
の表面図
の表面図
【図１１】本発明の実施例７にかかる半導体メモリ素子
の表面図
の表面図
【図１２】本発明の実施例８にかかる半導体メモリ素子
の表面図及びこれの断面図
の表面図及びこれの断面図
【図１３】本発明の実施例８にかかる半導体メモリ素子
のバンド図
のバンド図
【図１４】本発明の実施例９にかかる半導体メモリ素子
の断面図
の断面図
【図１５】本発明の実施例９にかかる電子デバイスの動
作原理を説明するためのバンド図
作原理を説明するためのバンド図
１…ＧａＡｓ基板 ２…Ａｌ0.3 Ｇａ0.7 Ａｓ障壁層 ３…第１の半導体領域 ４…第２の半導体領域 ５…Ａｌ0.3 Ｇａ0.7 Ａｓ変調ドープ層 ６…プレーナドープ層 ７…電極 ８…トンネル障壁 ９…量子細線（３次元方向に量子化された領域） １０…量子細線（２次元方向に量子化された領域） １１…ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４５１
Claims (20)
- 【請求項１】キャリアを閉じ込めることのできる少なく
とも２つの第１の導伝領域と、 この第１の導伝領域よりもエネルギー準位の高い第２の
導伝領域と、 前記第１の導伝領域に対して電圧を印加するための電極
とを具備し、 前記電極により前記第１の導伝領域間に電圧を印加する
ことによって、キャリアが前記第１の導伝領域の一方か
ら他方に、トンネル効果により前記第２の導伝領域を経
由して移動し、 前記第１の導伝領域間にかけた電圧を解除したときはキ
ャリアは主に一方の第１の導伝領域に閉じ込められるこ
とを特徴とする電子デバイス。 - 【請求項２】キャリアを閉じ込めることのできる少なく
とも２つの第１の導伝領域と、 この第１の導伝領域よりもエネルギー準位が高く、この
エネルギー準位が量子化されている第２の導伝領域と、 前記第１の導伝領域に対して電圧を印加するための電極
とを具備し、 前記電極により前記第１の導伝領域間に電圧を印加する
ことによって、キャリアが前記第１の導伝領域の一方か
ら他方に、トンネル効果により前記第２の導伝領域を経
由して移動し、 前記第１の導伝領域間にかけた電圧を解除したときはキ
ャリアは主に一方の第１の導伝領域に閉じ込められるこ
とを特徴とする電子デバイス。 - 【請求項３】キャリアを閉じ込めることのできる少なく
とも２つの第１の導伝領域と、 この第１の導伝領域よりもエネルギー準位の高い第２の
導伝領域と、 前記第１の導伝領域に対して電圧を印加するための電極
と、 前記第２の導伝領域に対して電圧を印加するための電極
とを具備し、 前記第２の導伝領域に電圧を印加してこの第２の導伝領
域のエネルギー準位を低くし、同時に前記第１の導伝領
域間に電圧を印加することによって、キャリアが前記第
１の導伝領域の一方から他方に、トンネル効果により前
記第２の導伝領域を経由して移動し、 前記第１の導伝領域間および第２の導伝領域にかけた電
圧を解除したときはキャリアは主に一方の第１の導伝領
域に閉じ込められることを特徴とする電子デバイス。 - 【請求項４】前記第１の導伝領域に電圧を印加するため
の電極は絶縁膜を介して電圧を印加することを特徴とす
る請求項１、２或いは３記載の電子デバイス。 - 【請求項５】前記第１の導伝領域に電圧を印加するため
の電極は前記第１の導伝領域に対してショットキー接合
されていることを特徴とする請求項１、２或いは３記載
の電子デバイス。 - 【請求項６】前記第２の導伝領域がランダムな多重トン
ネル障壁によって構成されていることを特徴とする請求
項１、２、３、４或いは５記載の電子デバイス。 - 【請求項７】前記第２の導伝領域は、前記第１の導伝領
域よりも大きさが小さいことを特徴とする請求項１、
２、３、４、或いは６記載の電子デバイス。 - 【請求項８】前記第１の導伝領域、前記第２の導伝領域
は、ほぼ一直線上に配列していることを特徴とする請求
項１、２、３、４、５、６或いは７記載の電子デバイ
ス。 - 【請求項９】前記第２の導伝領域は、複数個あることを
特徴とする請求項１、２、３、４、５、６、７或いは８
記載の電子デバイス。 - 【請求項１０】前記第１の導伝領域は、キャリアを１次
元方向或いは２次元方向に量子化し、前記第２の導伝領
域は、キャリアを２次元方向或いは３次元方向に量子化
していることを特徴とする請求項１、２、３、４、５、
６、７、８或いは９記載の電子デバイス。 - 【請求項１１】前記第２の導伝領域は、更に複数の導伝
領域に分割され、前記第１の導伝領域から離れるにした
がってエネルギー準位が高くなることを特徴とする請求
項１、２、３、４、５、６、７、８、９或いは１０記載
の電子デバイス。 - 【請求項１２】前記導伝領域は半導体からなる半導体領
域でキャリアを生じさせる不純物をドープした領域が前
記第１の導伝領域から離れたところに存在する変調ドー
ピングであることを特徴とする請求項１、２、３、４、
５、６、７、８、９、１０或いは１１記載の電子デバイ
ス。 - 【請求項１３】キャリアを閉じ込めることのできる第１
並びに第２の導伝領域と、 キャリアが自由に移動できる第３の導伝領域と、 前記第１の導伝領域に対して電圧を印加するための少な
くとも１つの第１の電極と、前記第３の導伝領域に電流
を流すために必要な入力・出力のための第２・第３の電
極とを具備し、 第１の電極と第１の導伝領域、第１の導伝領域と第２の
導伝領域、第２の導伝領域と第３の導伝領域は絶縁層ま
たはエネルギー障壁層を挟んで構成され、 第１の電極と第２または第３の電極、あるいは第１の電
極と第２及び第３の電極間に電圧を印加することによっ
て、前記第１の導伝領域と第２の導伝領域の間で、トン
ネル効果によりキャリアの移動が可能で、 第１の電極と第１の導伝領域との間並びに第２の導伝領
域と第３の導伝領域との間でキャリアの移動が起こら
ず、 印加した前記電圧を解除したときはキャリアは主に第１
或いは第２の導伝領域の一方に閉じ込められることを特
徴とする電子デバイス。 - 【請求項１４】前記第３の導伝領域において、前記第２
・第３の電極間に電位差を与えて電流を流したとき、前
記第１の導伝領域にキャリアが主に閉じ込められている
場合と、前記第２の導伝領域に主にキャリアが閉じ込め
られている場合で、第３の導伝領域を流れる電流の値が
変化することを特徴とする請求項１３記載の電子デバイ
ス。 - 【請求項１５】前記第１の電極をゲート電極、前記第２
の電極をソース電極、前記第３の電極をドレイン電極と
したとき、ゲート電極とソースあるいはドレイン電極間
に、前記第１の導伝領域と前記第２の導伝領域間でキャ
リアの移動が生じない程度の電圧を印加することによっ
て、ソース・ドレイン間を流れる電流を変調することを
特徴とする請求項１４記載の電子デバイス。 - 【請求項１６】前記第１・第２の導伝領域の両方が不純
物をドープした半導体もしくは多結晶体から構成されて
いることを特徴とする請求項１５記載の電子デバイス。 - 【請求項１７】前記第１・第２の導伝領域のどちらか一
方が不純物をドープした半導体もしくは多結晶体で、他
方が不純物をドープしていない半導体もしくは多結晶体
から構成されていることを特徴とする請求項１５記載の
電子デバイス。 - 【請求項１８】前記第１の導伝領域が、不純物をドープ
した半導体もしくは多結晶体で、前記第２の導伝領域が
半導体もしくは金属からなる微粒子あるいは量子ドット
の集合体から構成されていることを特徴とする請求項１
５記載の電子デバイス。 - 【請求項１９】前記第１・第２の導伝領域が、いずれも
あるいは一方が不純物をドープした微粒子あるいは量子
ドットの集合体から構成されていることを特徴とする請
求項１５記載の電子デバイス。 - 【請求項２０】前記電子デバイスはメモリーであること
を特徴とする請求項１、２、３、４、５、６、７、８、
９、１０、１１、１２、１３、１４、１５、１６、１
７、１８或いは１９記載の電子デバイス。
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