JP2006269697A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】 メモリセル内のゲート電極18のゲート長方向の幅を、ソース線コネクト31の中心からドレインコンタクト32の中心までの長さであるセルピッチCの1/2未満とする。ゲート電極18およびONO膜の線幅はデザインルールFの形成後、細線化により、たとえば0.5Fまで細線化する。また、酸化膜換算実効ゲート絶縁膜厚の膜厚に対するゲート長の比をほぼ10未満とする。
【選択図】 図5
Description
図15・図16において、(B)はメモリセルの主要部の断面図、(A)はその各部の寸法を示すための模式図である。(B)中の数値の単位はμm、(A)中の数値は、デザインルールをFとしたときの値(係数)である。
前記絶縁膜が酸化膜であるものとして換算した、前記ゲート電極から見た電気的な実効ゲート絶縁膜厚に対して前記ゲート長の比をほぼ10未満とする。
図1はこの発明が適用されるpチャンネルMONOSメモリセルの構造図を示す図である。このメモリセルは、p型半導体基板11上に形成されたn型ウェル(セルウェル)12、このn型ウェル12の表面付近に所定の間隔を開けて形成されたp+領域(ソース)13およびp+領域(ドレイン)14、これら2つのp型領域13,14の間に形成されたチャンネル領域20、および、このチャンネル領域20の上方にチャンネル領域20を覆うように形成されたONO膜およびゲート電極18を備えている。
この不揮発性半導体記憶装置では、2つのセルウェル12がペアになっている。各セルウェル12には、X方向1kB=8k(8192)個×Y方向64個=512k(524288)個のメモリセルを形成している。メインビットライン21は8k本であり、セレクトゲート24を介して2つのセルウェル12のうちの一方のサブビットライン25に接続している。8k本のメインビットライン21には、それぞれラッチを接続している。このラッチは書き込み動作のベリファイ等にも用いる。セレクトゲート24は、セルウェル12とは別のセレクトゲートウェル(n型ウェル)26内に形成していて、pチャネルMOSトランジスタで構成している。セレクトゲートウェル26の電位は通常VCC(たとえば1.8V)に設定している。セレクトゲート24のゲート電極は、非選択時にVCCを印加し、選択時に−2.2Vを印加する。−2.2Vを印加すると、ゲートが導通し、メインビットライン21を各メモリセルのドレインにつながるサブビットライン25に接続する。ワード線は、各メモリセルのゲート電極をX方向に接続していて、各セルウェル12毎に64本設けている。ソース線23は、各セルウェル12内の512k個のメモリセルに共通である。
メモリセルへの書き込み(プログラム)は、電荷トラップ層16へ電子を注入することによって行う。電子の注入は、ゲート電極18とドレイン14の間に正負の高電圧を印加することによるBBHE注入で行い、電子を電荷トラップ層16へホットエレクトロンを注入する。すなわち、正電位のゲート電極18と負電位のドレイン14との高い電位差によって生じる空乏層の高電界を利用したバンド間トンネリングによるBBHE注入で電荷トラップ層16へ電荷を注入する。ただし、ドレイン(=ビット線)を正電位の範囲で制御できるようにするため、セルウェル12に正のバックゲート電圧を印加する。これにより、ドレインの接地電位は相対的に負電位となる。
図5は図2に示したY方向の複数のメモリセル部分の断面図である。p型半導体基板(不図示)上に形成されたn型ウェル(セルウェル)12の表面付近には、p+領域(ソース)13およびp+領域(ドレイン)14、これら2つのp型領域13,14の間に形成したチャンネル領域20およびこのチャンネル領域20の上方にチャンネル領域20を覆うようにONO膜およびゲート電極18を形成している。また、p領域13,14には隣接するセルとの境界部分にソース線コネクト31およびドレインコンタクト32を形成している。さらにドレインコンタクト32の上部にはコンタクトプラグ33を形成していて、さらにその上部には、図2に示したY方向に伸びるサブビットライン25でそれらのコンタクトプラグ33同士を順に接続している。
この第2の実施形態に係る不揮発性半導体記憶装置は、セルフアラインコンタクトによって径がF以下のコンタクトを形成するようにしたものである。
CVDによってSiO2膜を製膜する。
なお、各メモリセルのX方向の隣接する間にはSTI(shallow trench isolation)を設けて素子分離を行っている。
図13は酸化膜換算実効ゲート絶縁膜厚に対するゲート長の数値表、図14はそれをグラフ化したものである。図14において、菱形マークはフローティングゲートのNOR型のITRS予測、四角マークはMONOS型のITRS予測、三角マークはフローティングゲートNOR型の実在する例、アスタリスクマークはMONOS型の実在するものの例である。さらに丸マークは本発明による不揮発性半導体記憶装置の例である。
12−n型ウェル(セルウェル)
13−ソース(p+領域)
14−ドレイン(p+領域)
15−トンネル絶縁膜
16−電荷トラップ層(窒化膜)
17−上部絶縁層
18−ゲート電極
20−チャンネル領域
21−メインビット線
22−ワード線
23−ソース線
24−セレクトゲート
25−サブビット線
26−セレクトゲートウェル(n型ウェル)
31−ソース線コネクト
32−ドレインコンタクト
33−コンタクトプラグ
Claims (5)
- 半導体基板に形成されたウェルと、前記ウェルに形成されたソースおよびドレインと、前記ソース−ドレイン間に形成されたチャンネル領域と、前記チャンネル領域の上方にトンネル絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する1つのトランジスタをメモリセルとして備えるとともに、ゲート長方向に隣接する前記トランジスタのソース同士およびドレイン同士が連続するように複数の前記メモリセルを前記半導体基板に配列してなる不揮発性半導体記憶装置において、
前記絶縁膜が酸化膜であるものとして換算した、前記ゲート電極から見た電気的な実効ゲート絶縁膜厚に対して前記ゲート長の比をほぼ10未満とした不揮発性半導体記憶装置。 - 半導体基板に形成されたウェルと、前記ウェルに形成されたソースおよびドレインと、前記ソース−ドレイン間に形成されたチャンネル領域と、前記チャンネル領域の上方にトンネル絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する1つのトランジスタをメモリセルとして備えるとともに、ゲート長方向に隣接する前記トランジスタのソース同士およびドレイン同士が連続するように複数の前記メモリセルを前記半導体基板に配列してなる不揮発性半導体記憶装置において、
前記メモリセル内のゲート電極のゲート長方向の幅を、ソース線の中心からドレインコンタクトの中心までの長さであるセルピッチの1/2未満(望ましくは1/3〜1/4)とした不揮発性半導体記憶装置。 - 半導体基板に形成されたウェルと、前記ウェルに形成されたソースおよびドレインと、前記ソース−ドレイン間に形成されたチャンネル領域と、前記チャンネル領域の上方にトンネル絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する1つのトランジスタをメモリセルとして備えるとともに、ゲート長方向に隣接する前記トランジスタのソース同士およびドレイン同士が連続するように複数の前記メモリセルを前記半導体基板に配列してなる不揮発性半導体記憶装置において、
前記メモリセル内のゲート長を、前記メモリセル以外の周辺部の回路で外部電源電圧をハンドリングするトランジスタのゲート長より短くした不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、前記メモリセルに対するビットデータの書き込み時に、pチャネルの場合に「Vg>Vsub>Vs>Vd」、nチャネルの場合に「Vg<Vsub<Vs<Vd」の関係を有し、「Vg−Vd」を前記ドレインの端部におけるバンド間トンネル電流の発生に必要な電位差以上である電圧とし、Vg、Vsub、VsおよびVdを、それぞれゲート電極、ウェル、ソースおよびドレインにそれぞれ印加することにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行う回路に用いられる装置である請求項1〜3のいずれかに記載の不揮発性半導体記憶装置。
- 前記メモリセル内のドレインコンタクトの径を前記メモリセル以外の周辺部の回路で外部電源電圧をハンドリングするトランジスタにおけるドレインコンタクトの径のほぼ1/3までの大きさに定めた請求項4に記載の不揮発性半導体記憶装置。
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