JP2005333146A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】新規な半導体微結晶の製造方法を利用した半導体装置を提供する。
【解決手段】半導体基板と、この基板上に形成された第１の絶縁層と、第１の絶縁層上に形成された少なくとも１つの二重半導体微結晶と、少なくとも１つの二重半導体微結晶を埋め込むように、第１の絶縁層の上に形成された第３の絶縁層と、第３の絶縁層上に形成され、少なくとも相対する２辺を有する導電層と、導電層の相対する２辺に沿った半導体基板の表面に、導電層を挟むように形成された１対の不純物添加領域とを具備し、二重半導体微結晶は、第１の絶縁層上に形成された第１の半導体微結晶と、この上に形成された第２の絶縁層と、この上に形成された第２の半導体微結晶とを具備する積層構造を有する。
【選択図】 図１５

Description

本発明は、微細な構造を有する半導体装置およびその作成方法に関する。

ナノメートルスケールの微細な半導体結晶を用いた構造は、各種デバイスへの応用が可能で、その作成方法を含め盛んに報告されている。しかしながら従来の技術は通常の量産可能な半導体製造に合い容れない特殊な方法を用いたものが殆どである。

すなわち減圧ＣＶＤあるいはプラズマＣＶＤを用いて気相中で微細結晶を形成し、低温に冷却された基板上に堆積させる方法では、微細素子の量産工程で問題となるパーティクルの発生等により、従来の半導体プロセスとは整合性が悪い。また気相中で形成される微細結晶同士が基板表面で複合化し、所望の微細結晶を均一に分布させることも困難であった。

一方、従来大規模集積回路において、ＭＯＳと呼ばれる半導体素子が利用されてきた。その集積度は年々上昇し、２５６ＭビットＤＲＡＭにおいてはそのゲート長が０．２５μｍ（１９９６年）、１ＧビットＤＲＡＭにおいては０．１８μｍ（２０００年）、４ＧビットＤＲＡＭにおいては０．１３μｍ（２００５年）というように微細化の進展が予測されている。

しかしながら、現在のフォトリソグラフィ技術を利用した微細化技術には限界があり、フォトリソグラフィ技術の次の技術といわれる電子ビーム（ＥＢ）露光、Ｘ線リソグラフィにも問題が山積している。

ＥＢ装置を利用した露光においては、電子ビームの半径は１０ｎｍのオーダーに達するが、レジストの解像度の限界によりせいぜい５０ｎｍが加工限界とされている。

また、Ｘ線を用いた微細加工においては、シンクロトロン光を利用するために、装置として莫大な設備投資が必要となり、その割には生産能率が上がらず実用化は現実的でないとされている。さらに、Ｘ線は放射線であるために、人体に悪影響を及ぼすことが難点とされている。

以上の点から、０．０５μｍ（５０ｎｍ）以下のゲート長を持つ半導体素子の量産化は現段階では困難とされている。

一方、素子の微細化の観点から、単一電子素子といわれる微細化素子が検討されている。この素子においては、素子のキャパシタンスＣが十分に小さく、トンネルジャンクションに蓄えられる帯電エネルギー（ｅ² ／（２Ｃ））が温度揺らぎ（ｋＴにほぼ等しい）に対して十分に大きいときに（ｅ² ／（２Ｃ）＞ｋＴ）、電子のトンネリングが抑制される、いわゆるクーロンブロッケイドという原理を利用している。この性質を利用することにより電流電圧特性に閾値が生じる。低消費電力という特性と併せて、この閾値の存在により、３端子トランジスタ、メモリ等の様々な応用の提案が数多く為されている。

実際にクーロンブロッケイド効果を発現させるためには、通常デバイスとして室温動作をさせようとすると、キャパシタンスの大きさとしてａＦ（１０^-18 ファラッド）程度の小さいトンネルジャンクションを形成する必要がある。

非特許文献１や非特許文献２等の文献に見られるような特殊な方法を用いてクーロンブロッケイド効果の室温での動作確認を行っている例はあるものの、現在の通常の半導体製造技術では、このような小さいジャンクションを作製するのは極めて困難である。

但し、クーロンブロッケイド効果は、現実に室温動作することが確認されていることから、ＬＳＩの回路の中に実際に組み込むことが可能な新しい技術として期待されている。

しかしながら、従来の単一電子素子、およびその製造方法には、以下のような問題が存在し、実際にＬＳＩの素子応用には至っていない。

（１）通常のＬＳＩ作製プロセスにおけるフォトマスクを用いた作製方法では、リソグラフィの微細化の限界から、十分高温でクーロンブロッケイドが観測できるほど小さなキャパシタンスの作製は困難である。

（２）クーロンブロッケイドの本質的なトンネリングの性質を決定するトンネル障壁そのものについて、従来その特性は製造方法からの大きな制限があり、回路に応じた特性を持つ単一電子素子を作製することは困難であった。

（３）通常の単一電子素子において電子がトンネリングする部分は、酸化膜等の絶縁体若しくはバンド図においてエネルギー障壁の高い物質を用いて形成されたトンネルジャンクションであるが、電子の感じるエネルギー障壁が高いために、エネルギー障壁の厚さは薄くしないと、電子自体のトンネリング確率が指数関数的に減ってしまう。このため、特に酸化膜の厚さを極めて繊細にコントロールする必要があり、これが均一な素子を作ることを一層困難なものにしていた。
IEDM'93-541(Yano et al) IEDM'94-938(Takahashi et al.)

本発明の第１の課題は、量産可能な半導体製造工程に容易に組み込める半導体微結晶の作成方法を提供し、またこれを利用した半導体装置を提供することにある。

本発明の第２の課題は、５０ｎｍ以下のゲート長を持つ半導体素子、特にＭＯＳ型素子の構造と、量産可能で人体にも有害な影響を与えない製造方法を提供することにある。

本発明の第３の課題は、微細なゲート長を有し、制御性の良い単一電子素子およびその製造方法を提供することにある。

上記課題を解決するために本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁層と、前記第１の絶縁層上に形成され、第１の半導体微結晶の上に第２の絶縁層を介して第２の半導体微結晶が積み上げられた少なくとも１つの二重半導体微結晶と、前記少なくとも１つの二重半導体微結晶を覆うように、前記第１の絶縁層の上に選択的に形成された第３の絶縁層と、前記第３の絶縁層上に形成され、少なくとも相対する２辺を有する導電層と、前記導電層の前記相対する２辺に沿った前記半導体基板の表面に、前記導電層を挟むように形成された１対の不純物添加領域とを具備することを特徴とする。

さらに、前記二重半導体微結晶の直径が５０ｎｍ以下であることを特徴とする。

本発明の半導体装置の製造方法は、基板上に、非晶質および多結晶のいずれかよりなるＩＶ族原子の層を、５００℃以下の低温で厚さ０．３ｎｍ以上５ｎｍ以下に形成する工程と、前記ＩＶ族原子の層を形成した後に、６００℃以上８５０℃以下の高温加熱により前記ＩＶ族原子の層を塊状化せしめて、ＩＶ族原子からなり、二次元状に分布しかつ互いに独立した直径５０ｎｍ以下の半球状微細結晶を形成する工程とを具備することを特徴とする。

上記の製造方法は、前記基板がシリコン酸化膜からなり、前記ＩＶ族原子の層がシリコンからなることが好ましい。

あるいは、前記基板がシリコン酸化膜からなり、前記ＩＶ族原子の層がゲルマニウムからなるようにしてもよい。

本発明の半導体装置の製造方法は、シリコン基板上に幅１００ｎｍ以下の帯状のシリコン酸化膜層を形成する工程と、前記基板上に、非晶質および多結晶のいずれかよりなるシリコン層を、５００℃以下の低温で厚さ０．５乃至５ｎｍに堆積する工程と、７３０乃至８５０℃の高温で前記シリコン層を塊状化せしめて、前記帯状のシリコン酸化膜層上に１列に整列された複数のシリコン微結晶を形成する工程とを具備することを特徴とする。

本発明の半導体装置の製造方法は、シリコン基板上に８原子層以下のゲルマニウム薄膜結晶層を形成する工程と、６００乃至８００℃の熱処理で前記ゲルマニウム薄膜層を塊状化せしめて、直径１００ｎｍ以下の複数のゲルマニウム微結晶を形成する工程と、前記複数のゲルマニウム微結晶形成後、前記シリコン基板上にシリコン結晶層を形成し、前記複数のゲルマニウム微結晶を埋め込む工程とを具備することを特徴とする。

本発明の半導体装置（請求項９）は、第１導電型の不純物を含む第１のシリコン層と、前記第１のシリコン層上に形成された不純物を含まない第２のシリコン層と、前記第２のシリコン層上に形成された直径１００ｎｍ以下の複数のゲルマニウム微結晶と、前記第２のシリコン層上に前記複数のゲルマニウム微結晶を埋め込むように形成された、不純物を含まない第３のシリコン層と、前記第３のシリコン層上に形成された、第２導電型の不純物を含む第４のシリコン層とを具備することを特徴とする。

本発明の半導体装置の製造方法は、ＩＶ族原子を含む基板上に、前記ＩＶ族原子の第１の酸化膜を形成する工程と、前記第１の酸化膜上に前記ＩＶ族原子を含む第１の層を形成する工程と、前記第１の層上に前記ＩＶ族原子の第２の酸化膜を形成する工程と、前記第２の酸化膜上に、非晶質および多結晶のいずれかよりなる前記ＩＶ族原子の第２の層を、５００℃以下の低温で厚さ０．３ないし５ｎｍに形成する工程と、６００乃至８５０℃で加熱処理することにより前記第２の層を塊状化せしめて、前記ＩＶ族原子からなる直径５０ｎｍ以下の複数の微結晶を形成する工程と、前記複数の微結晶をマスクとして、前記微結晶の下部以外の前記第２の酸化膜、前記第１の層をエッチングにより除去する工程とを具備することを特徴とする。

本発明の半導体装置は、半導体基板と、前記半導体基板の所定の領域に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された直径５０ｎｍ以下の複数の半導体微細構造と、前記第１のゲート絶縁膜上に形成され、前記複数の半導体微細構造を埋め込む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板上に、前記ゲート電極に沿って形成された１対の不純物拡散層とを具備し、前記複数の半導体微細構造の各々は、層間絶縁膜を介して上下に分離された２つ半導体微結晶を少なくとも含むことを特徴とする。

本発明では、基板上に薄く堆積した基板とは異なる材質の薄膜層が、表面が酸化されない条件で高温加熱したときに塊状化する性質を利用して半導体微結晶を作成する。薄膜層を堆積した後に高清浄雰囲気で高温加熱することにより生ずる塊状化を利用することにより、通常の半導体製造工程と互換性の高い半導体微結晶作成技術が提供できる。

上記第２の目的を達成するために、本発明の半導体装置（請求項１２）は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成され、直径5０ｎｍ以下の塊状導体が帯状に連続して形成されたゲート電極と、前記帯状ゲート電極の両側に沿って、これを挟むように、前記半導体基板上に形成された第１と第２の不純物添加領域とを具備することを特徴とする。

また上記半導体装置の製造方法は、半導体基板上の素子領域に形成された絶縁膜を横切るように粒子を打ち込み、前記絶縁膜表面に複数のダメージ箇所を形成する工程と、前記複数のダメージ箇所を核として、前記絶縁膜上に直径5０ｎｍ以下の複数の塊状導体を形成し、かつ前記複数の塊状導体を連続させて帯状導体を形成する工程と具備することを特徴とする。

前記複数の塊状導体を形成する工程は、前記絶縁膜の表面マイグレーションより大きな表面マイグレーションを有する材料を均一に成長させた後、加熱処理により前記材料を塊状化せしめるものであることを特徴とする。

絶縁膜（酸化膜）の上に電子ビーム（ＥＢ）等によりダメージを与えた後、シリコンのエピタキャル成長を行うと、結晶成長の初期過程においてそのダメージを与えた場所からシリコンの固まりが成長し始める。その大きさは結晶成長の時間にもよるが、５０ｎｍを切る大きさのドット状のものが制御性よく形成される。

ＭＯＳ型半導体素子において、ゲート電極を作成する部分に対して、ゲート酸化膜を形成した後、ＥＢのビーム径を絞りＥＢの間隔が数十ｎｍになるようにしてＥＢを打ち込む。その後この結晶成長を行い、その成長の初期過程で生成するドットの大きさを打ち込んだ電子ビームの帯に合わせると、シリコンドットの帯が生成される。このドットの帯の端を通常の電極パッドにつなぐことにより、ドットの大きさに依存するゲート長を持つ３端子のＭＯＳ型ＦＥＴが形成される。

この工程はレジストを用いるのではないため、レジスト自体の限界がゲート長の制限をすることはなく、制御性は良くなる。また、Ｘ線のように大きな設置面積と人体への悪影響も無く、生産技術としても優れていることが特徴としてあげられる。

本発明の第３の目的を達成するために、本発明の半導体装置は、半導体基板上の所定の領域を取り囲むように形成され、各々の直径が５０ｎｍ以下の複数の突起と、前記複数の突起の表面を含む前記所定の領域にゲート絶縁膜を介して形成されたゲート電極と、前記所定の領域を挟んで対向し、不純物が添加された第１と第２の半導体層と、前記所定の領域内で、前記ゲート電極に電圧が印加される時に前記複数の突起の間の前記基板表面に形成される反転層とを具備することを特徴とする。

また、上記半導体素子の製造方法は、半導体基板表面に形成された第１の絶縁膜に、加速された粒子により複数のダメージ箇所を形成する工程と、５００℃以下の低温で厚さ５ｎｍ以下のＩＶ族原子からなる非晶質層を形成する工程と、６００℃以上の高温加熱により、前記ダメージ箇所を核として前記非晶質層を塊状化せしめ、前記第１の絶縁膜上に互いに離隔したサイズ５０ｎｍ以下の微細結晶により複数の塊状導体を形成する工程と、前記複数の塊状導体をマスクとして、前記第１の絶縁膜をエッチング除去し、第２の絶縁膜を介して全面に電極層を形成する工程とを具備することを特徴とする。

前記複数の塊状導体を形成する工程は、前記第１の絶縁膜の表面マイグレーションより大きな表面マイグレーションを有する材料を均一に成長させた後、加熱処理により前記材料を塊状化せしめるものであることを特徴とする。

本発明の単一電子素子においては、電荷の数を正確にコントロールするために微細な構造を必要とするアイランド部分を、電子ビーム等でダメージを与えた後の超高真空（ＵＨＶ）−ＣＶＤにより生成されたシリコン微細ドット間の反転層領域としている。

この方法においてアイランドの大きさを決定するのは、アイランドの周りのシリコン微細ドットの間隔とＵＨＶ−ＣＶＤにより生成するシリコン微細ドットの大きさである。従来のアイランドの大きさはリソグラフィの限界による寸法そのものに制限されていた。

本発明においてアイランドの周囲のシリコン微細ドットの間隔を現状のリソグラフィの限界寸法とすれば、ＵＨＶ−ＣＶＤによるシリコン微細ドットの大きさを制御することで、最終的に形成される反転層アイランドの大きさは、現状のリソグラフィの限界寸法より遥かに小さいものとすることができる。

本発明において、トンネル障壁はアイランド部分とソース間、またはアイランド部分とドレイン間を結ぶ、シリコン微細ドットの間の狭窄部分である。バンド図として見ると、この部分は酸化膜等のようなポテンシャル障壁の高さを有しないので、加工寸法に対するトンネル確率の制御は容易である。

本発明により、既存の半導体量産プロセスと整合性の高い手法で、半導体基板上に微細な半導体結晶を作成する方法が提供できる。また、本発明の微粒子構造を利用して、高性能の発光ダイオード、半導体レーザー、メモリ素子等が実現できる。

また、本発明は直径５０ｎｍ以下のシリコン微細ドットが、電子ビーム等の照射によりダメージを受けたＳｉＯ_２ 膜上に、選択的に制御よく形成されることを、ゲート電極の形成に利用している。このため、通常のゲート電極形成法のようにレジストの特性や限界に制限されることがない。また多大な設備投資を必要とし、汎用性がなく、取扱いが困難な上に放射線として人体への悪影響のあるＸ線リソグラフィのような欠点もなく、１０ｎｍオーダーのゲート長を有する半導体素子を提供することを可能にしている。

また、本発明の単一電子素子においては、電荷の数を正確にコントロールするために微細な構造を必要とするアイランド部分を、上記のシリコン微細ドットを利用し、このシリコン微細ドット間の反転層領域としている。

本発明においてアイランドの周囲のシリコン微細ドットの間隔を現状のリソグラフィの限界寸法とすれば、ＵＨＶ−ＣＶＤによるシリコン微細ドットの大きさを制御することで、最終的に形成される反転層アイランドの大きさは、現状のリソグラフィの限界寸法より遥かに小さいものとすることができる。以上の方法により、室温動作が充分可能で、制御性、再現性の良い単一電子素子を提供することが可能となる。

以下、図面を参照しながら本発明の実施の形態を説明する。

（第１の実施形態）
図１に本発明の第１の実施形態に係る半導体装置の形成方法を示す。第１の実施形態では、表面を熱酸化したシリコン基板上にシリコンの微細結晶を形成する。

まず最初に、面方位（１００）のシリコン基板１０上に、厚さ１００ｎｍの熱酸化膜１１を形成する（図１（ａ））。続いてこの基板を超高真空（ＵＨＶ）ＣＶＤ装置に導入し、基板を加熱せずに厚さ１ｎｍの非晶質シリコン層１２の堆積を行う（図１（ｂ））。

この場合、非晶質シリコン層１２の堆積のための原料はＳｉ₂ Ｈ₆ ガスを用いており、この原料ガス分子をＣＶＤ装置内の基板位置を見込む位置に設置された補助ヒーターで熱分解した後に、供試基板に供給することにより、基板表面で原料分解が起こらない室温においてもシリコン薄膜の形成が可能となる。本発明に使用したＵＨＶ−ＣＶＤ装置の詳細は特開平７−２４５２３６に記載されている。

この方法により作成した厚さ１ｎｍの非晶質シリコン薄膜は極めて平坦である。また非晶質薄膜を形成する方法は、本実施形態で説明したＵＨＶ−ＣＶＤ装置に限るものではない。例えば、固体シリコン原料を電子線で加熱し基板に供給する分子線結晶成長（ＭＢＥ）法や、プラズマ放電により気体原料分子を分解して基板に供給するプラズマＣＶＤ法等で得られる薄膜を用いても、同様の微細結晶を形成できる。またこの薄膜は非晶質である必要もない。多結晶シリコン薄膜を用いても同じ結果が得られる。

この場合重要な課題は、最初の薄膜層に酸素等の不純物混入を抑制することである。初期のシリコン層に酸素が混入すると、シリコン原子のマイグレーションが抑制されるため、塊状化が進まない。特に初期シリコン層を形成する際に、基板温度を上昇させ、原料分子の表面分解により薄膜を生成するＬＰＣＶＤ法等の方法では、界面に多量の酸素が混入する可能性が高いので好ましくない。

本実施形態では、シリコン薄膜堆積時の基板温度は室温としているが、酸化膜基板中の酸素と、堆積するシリコンとが反応を起こさない範囲において基板温度を上昇させることは問題ない。この場合基板温度は５００℃以下であれば、原料シリコンと基板表面の酸素との反応は低く抑えられる。しかし、シリコン原料が分子原料分解用のヒーターのように高温ソースから供給される場合は、基板温度は３００℃以下が望ましい。

続いて、作成した薄膜層を大気に暴露せずに（表面が酸化されない状態で）８００℃で加熱する。具体的にはＵＨＶ−ＣＶＤで非晶質薄膜形成後に原料分子分解用の補助ヒーターを切り、基板加熱ヒーターを昇温し基板を超高真空中で３分間加熱する。この加熱により熱酸化膜上に平坦に形成されていた非晶質シリコン層は、塊状化現象により最大直径１０ｎｍ、高さ５ｎｍ程度の独立した結晶１３となる（図１（ｃ））。すなわち、熱酸化膜上にシリコンの微細結晶が形成できる。

このとき基板上に形成されたシリコン微結晶の密度は、３．５×１０¹¹／ｃｍ³ であった。これは、初期の非晶質シリコン層のシリコン原子が気相中へ脱離・蒸発することなく、基板上での質量移動により微結晶に変形したことを示している。この場合基板を加熱する時間を増加すると、一つの微結晶の大きさは大きくなるが、さらにアニールを続けるとシリコン原子が酸化膜基板の酸素と反応し脱離をはじめ、やがて微結晶は消滅する。

この場合、初めに堆積する非晶質シリコン薄膜の厚さと、塊状化を起こすための加熱温度により、形成される微細結晶の大きさを制御することが可能である。例えば、当初の非晶質層の厚さを０．５ｎｍとし、加熱温度を７３０℃とすることにより、微細結晶の最大直径を５ｎｍ、高さを２ｎｍとすることができる。この場合、初期非晶質の厚さが０．５ｎｍ以下の条件では、アニール温度が高温（８００℃以上）の時に酸化膜との反応が起こり、シリコン原子の一部が脱離をするために、塊状化が進まないことがある。ここで、初期の非晶質の厚さに対して、アニール条件（温度・時間）と得られる微結晶の大きさの関係を図２（ａ）に示す。

以上は、酸化膜上に非晶質シリコン層を堆積し、加熱により微結晶を形成せしめた例であるが、同様に酸化膜上に非晶質ゲルマニウム層を堆積し、加熱により微結晶を形成せしめることも可能である。この場合、ゲルマニウムの塊状化はシリコンと比べより低温でも起こりうるため、初期非晶質の厚さ、アニール条件と得られる微結晶の大きさは図２（ｂ）に示す通りとなる。

従来充分に厚い非晶質シリコン層を表面が酸化されない条件で加熱した場合に、表面マイグレーションにより平坦な表面形状が変形し、きのこ状の固まりが形成されることが知られている。しかし非晶質層の厚さを薄くした場合に生じる塊状化現象は、本発明者等が初めて得た知見であり、独立した微結晶が形成されるためには、下地との相互作用が強くないことが重要であることを発見した。

本実施形態で利用した基板は表面を熱酸化したシリコン基板であるが、高温加熱が可能で、その際シリコンとのミキシングが発生しないことが満たされればいずれの基板（例えばシリコン窒化膜）でも使用可能である。ただし、塊状化を生じせしめる為には、基板の表面マイグレーションよりも、被堆積物の表面マイグレーションが大きいことが必要とされる。さらに、基板表面を予め異なる種類の薄膜層でパターニングしておけば、パターンに応じて微結晶の配置、大きさ等を制御することも可能である。

また上述の通り、酸化膜上に非晶質シリコンを堆積し、加熱により塊状化せしめる場合、加熱条件によっては基板中の酸素と微結晶中のシリコン原子が反応し、微結晶が消滅することが起こりうる。しかしこれは基板が酸化膜の場合に特有の現象であり、酸素を含まない基板（例えばシリコン窒化膜）では起こり得ない。従って酸化膜上の一部を窒化膜でパターニングした基板において、窒化膜上にのみ微結晶を形成し、酸化膜上の微結晶を脱離消滅させることも可能である。

（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体装置の形成方法を示す断面図である。第２の実施形態では、第１の実施形態で示した微細結晶を応用した素子に関するものである。

まず、厚さ３ｎｍ程度（あるいはそれ以下）の薄い熱酸化膜２２を有するシリコン基板２０（面方位（１００））上に、第１の実施形態の方法でシリコン微結晶を形成する（図３（ａ））。第１の実施形態同様に、基板温度を室温のまま厚さ０．５ｎｍの初期非晶質層を堆積し、その後基板温度を７３０℃に加熱することにより、直径５ｎｍ、高さ２ｎｍの微結晶２２を熱酸化膜２１上に形成する。

この後にＣＶＤ法により酸化シリコン膜層２３を堆積し、さらに多結晶シリコン層２４を堆積する。このようにして形成された積層構造の模式的断面図を図３（ｂ）に示す。シリコン結晶基板２０上にシリコン微結晶２１を含むシリコン酸化膜層２３、さらにその上に多結晶シリコン層２４が形成された構造が実現できる。

酸化膜層２３および多結晶層２４をそれぞれゲート酸化膜、およびゲート電極に見立てゲートサイズに加工し、さらによく知られた方法によりソース・ドレイン領域２６、２７を形成することにより、ＭＯＳＦＥＴ構造を作成する（図３（ｃ））。

このＭＯＳＦＥＴにおいては、ゲート酸化膜２３中にシリコン微結晶２２が存在するために、従来のＭＯＳＦＥＴとは異なる動作が期待できる。すなわち、例えば基板側よりシリコン微結晶に電荷を注入することにより、ＭＯＳＦＥＴ動作の閾値電圧を変化させることができる。さらに、１つの微結晶に蓄積される電荷量が小さいため、微少な電荷量の蓄積をＭＯＳＦＥＴの閾値電圧の変化として捕らえる記憶素子として使用できる。

上記シリコン微結晶を含むＭＯＳＦＥＴ構造は、プラズマＣＶＤ等を用いる従来技術を用いても類似なものは作成可能であるが、種々な問題を生じる。図４は従来技術によりシリコン微結晶を作成する方法の模式図である。真空容器３１にシリコン原子を含む気体分子、例えばモノシランあるいはジシラン等を導入し、プラズマ放電を発生させて、気相中で原料分子の分解を行う。

この時、原料分子の分圧が適当な値に設定されれば、気相中で分解反応により発生したシリコン原子同士が、さらに結合してシリコン原子のみから成る微細な結晶３３が生じる。これら微結晶を、低温に冷却した基板３４に堆積させることにより、所定の基板上にシリコン微結晶を配置することができる。なお、図４において、３２はガス導入口、３５は基板支持台、３６はガス排出口、３７は上部電極である。

ここで基板温度が高い場合、基板表面に到達した微結晶同士がさらに反応を起こし結合することにより、より大きな結晶が生じてしまい、微結晶のサイズの制御性が低下する。通常基板を液体窒素等で冷却したシンクで低温に保持することが多い。

これら半導体基板を室温以下の温度に冷却する工程は、通常の半導体製造工程では採用されておらず、従来の製造プロセスとは整合性が悪い。また必要以上に大量の微粒子が気相中に生じ、半導体製造工程において歩留まり低下の最大の原因となるパーティクルの発生を伴うため、量産工程には不向きである。

また気相中で発生した微結晶を基板表面に堆積させる従来技術に基づく方法では、発生した微結晶は無秩序に基板上に到達するため、表面で微結晶が配置する間隔も無秩序となり、確率的に複数個の微結晶の複合化が発生する。これに加え、低温に冷却した基板上に気相中で生成された半導体微結晶を配置する従来技術に基づく方法では、堆積する微結晶と基板との密着性が悪いという問題がある。

図５（ａ）は従来技術に基づいて微結晶４２を基板４１上に配置した場合の模式的な断面図である。基板上に球状に近い微結晶が付着した形態になる。このような形態では微結晶が配置した基板上に、さらに別な種類の被膜を堆積させる場合、例えば先の例のようにＣＶＤ法でシリコン酸化膜４４を堆積する場合、この被膜４４と基板４１の間に‘す’４３を発生する可能性が高い（図５（ｂ））。

また、先の例のような複合化した微結晶も‘す’を発生する原因となる。このように発生した‘す’は、その後の熱工程で破裂あるいは収縮して周囲の構造を破壊する。このような原因によるトラブルは、集積度の高い半導体工程では致命的な不良を引き起こし、歩留まり低下を招く。

一方、本発明で示された塊状化による方法では、平坦に堆積した層が塊状化を起こすため、本質的に微結晶を均質に配置することが可能となり、‘す’の発生原因となる微結晶同士の複合化は殆ど起こらない。また、微結晶と基板との密着性が高いため、この意味でも‘す’の発生を飛躍的に低減できる。

図６は、本発明の方法により、図５（ｂ）と同様な構造を形成した例を示すもので、５１はシリコン基板、５２は微結晶、５３はシリコン酸化膜である。図５（ｂ）に見られるような‘す’は発生していない。

（第３の実施形態）
図７は本発明の第３の実施形態に係る半導体装置の構成を示す斜視図である。第３の実施形態は、本発明の半導体微結晶の他の応用例を示す。

まず、シリコン結晶基板６１上に、予め長さ１μｍ，幅１００ｎｍ、厚さ２０ｎｍに区画されたシリコン酸化膜層の領域６２を用意する（図７（ａ））。この酸化膜領域６２の作成は、基板表面全体を熱酸化した後に、フォトエッチングプロセスでパターニングする従来方法で行うことができる。

この加工された基板上に第１の実施形態で示した方法によりシリコン微結晶を形成する。この場合、初期非晶質シリコン層の厚さは２ｎｍとし、基板温度を室温として堆積する。その後基板温度を８３０℃まで加熱し、直径３０ｎｍの微結晶を作成する。この時酸化膜領域６２以外の領域（シリコン結晶が露出している領域）では、堆積された非晶質シリコンは加熱により下地結晶と均質な平坦層となる。

一方短冊状の酸化膜領域６２の上に堆積した非晶質シリコン層は、加熱による塊状化の際に、短冊状領域６２の境界付近では、シリコン原子は酸化膜部分の外側のシリコン結晶部に移動する。また境界から離れた内側部分では、短冊状領域６２の中央部に集積し微結晶を形成する。

その結果、本実施形態のように、塊状化により発生する微結晶の大きさに対して、領域の幅が充分な大きさを持たない場合には、微結晶の位置をその領域中央部に配置することが可能となる。この結果、図７（ｂ）示すように、酸化膜領域６２の中央に微結晶が１列に配置された構造が可能となる。

このように、短冊状酸化膜の上に微結晶を列状に配置する手法は、短冊状の領域の幅（大きさ）や堆積する初期非晶質層の厚さ、塊状化のための加熱温度等の組み合わせにより任意に制御することが可能である。また本実施形態では、塊状化を起こす領域として酸化膜を用いているが、シリコン窒化膜等も利用できることは第１の実施形態と同様である。

（第４の実施形態）
次に、シリコン結晶基板上にゲルマニウムの量子閉じ込め構造を作成する実施形態を説明する。図８は、第４の実施形態に係わる量子閉じ込め構造の基本的な作成手順を示す断面図である。

まず、面方位（１００）のシリコン基板７１上に厚さ４原子層（１．２３ｎｍ）のゲルマニウム薄膜結晶層７２を形成する。この例では、ＵＨＶ−ＣＶＤ装置を用い、ＧｅＨ₄ ガス分子を５００℃の基板表面で熱分解する手法によりゲルマニウム薄膜結晶を作成した（図８（ａ））。

ゲルマニウム結晶層をシリコン結晶基板の上に形成する場合、ゲルマニウム結晶とシリコン結晶の間に発生する歪の効果により、薄膜層の厚さが厚くなってきたときに、ドットの発生が観察されることが知られている。しかし本実施形態で用いるような温度条件で、厚さ４原子層程度あるいはそれ以下の場合は、平坦性の高い薄膜結晶層が得られる。厚さ８原子層の場合には、初期の平坦性は４原子層以下に比較して悪くなるが、以下に述べる塊状化により得られるドットの大きさは、制御されたものとなる。

ゲルマニウム薄膜結晶層形成後に、引き続き７５０℃、１０分間の加熱を行う。この加熱により平坦であったゲルマニウム薄膜層が、塊状化により微細な結晶７３となる。この条件では、直径５０ｎｍ、高さ１２ｎｍの微細結晶が形成される（図８（ｂ））。

再び基板温度を６００℃に設定し、Ｓｉ₂ Ｈ₆ を原料としてシリコン結晶層７４を厚さ２００ｎｍ成長させる。この時ゲルマニウムの微結晶には形状の変化は起こらないため、ゲルマニウムの微細結晶部分をシリコン結晶により挟み込むことにより、量子閉じ込め構造が作成できる。

本実施形態についても、当初作成するゲルマニウム薄膜層の厚さと塊状化の為の加熱温度により、微細結晶の大きさを制御することが可能である。ゲルマニウム薄膜層の厚さを２原子層にし、加熱温度を７００℃に設定することにより、微細結晶の大きさを直径１０ｎｍ、高さ２ｎｍとすることができる。様々な条件により微結晶の大きさを図９に示す。図９の２原子層において、温度は６５０℃以上しか記載されていないが、低温域の余裕度は比較的大きく、６００℃であっても６５０℃と同様なサイズの微結晶を得ることができる。

また、低温で平坦に形成したゲルマニウム結晶薄膜層を高温加熱して塊状化させる方法が実施し易いが、予め高温に加熱したシリコン基板上にゲルマニウム原料を供給する方法でも、微結晶を形成することは可能である。例えば７５０℃に加熱したシリコン基板にゲルマニウム原料を供給して１７０ｎｍ程度の大きさの微結晶を作成することもできる。

上記実施形態ではゲルマニウム微細結晶を挟み込む層は、不純物（ドーパント）を含まないシリコン層としたが、ｐ型およびｎ型のドーパントを添加した層でゲルマニウム微細結晶層を挟み込むように積層してもよい。このようにしてｐｎ接合を形成することにより、ゲルマニウム量子ドットに電流注入し、発光ダイオードを作成することが可能である。次にこのような例を説明する。

（第５の実施形態）
図１０は、第４の実施形態のゲルマニウムドットの作成方法を用いて作成した発光ダイオードの断面図である。第４の実施形態と同一部分には同一番号を付して重複する説明を省略する。

本実施形態においては、燐をドーパントとするｎ型基板７０上に不純物を含まないシリコン層７１を厚さ５ｎｍ、ＵＨＶ−ＣＶＤ法で作成し、さらに第４の実施形態の方法でゲルマニウム量子ドット７３を形成し、その上に再び不純物を含まない厚さ５ｎｍのシリコン層７４、そして最上層にボロンをドーパントとするｐ型シリコン層７５を形成して、発光ダイオードを作成している。

この場合ゲルマニウムの量子ドットは発光中心の役割をしており、その大きさを最大１０ｎｍ程度とした場合、赤色から赤外の発光が確認できる。

（第６の実施形態）
図１１は、第４の実施形態のゲルマニウムドットの作成方法を用いて作成した発光ダイオードの他の例を示す。

ｎ型シリコン基板基板８１上に、厚さ５μｍのドーパントを含まない第１のシリコン層８２を形成し、その上に第４の実施形態の方法でゲルマニウムドット８３を形成する。その上に厚さ１μｍでドーパントを含まない第２のシリコン層８４を形成し、表面からｎ型不純物をイオン注入してｎ型領域８５を形成し、さらにｐ型不純物をイオン注入してｐ型領域８６を形成する。これによりｐｉｎ接合が形成されて発光ダイオードとなる。

この方法では、ゲルマニウムドット作成工程以外は通常のシリコン量産プロセスを用いているため、大口径シリコン基板上に大量の発光ダイオードを作成することができる上、素子の集積化、複合化が容易である。

（第７の実施形態）
図１２は、第７の実施形態に係る発光ダイオードの作成手順を示す断面図である。本実施形態では、シリコン酸化膜がパターニングされたｎ型シリコン基板上に選択成長法を用いてゲルマニウム量子ドット領域を作成する例を示す。

図１２（ａ）に示すように、ｎ型基板９１上に形成された厚さ１００ｎｍの熱酸化膜９２に、直径１０ｎｍの開口部９８を設ける。次にこの開口部９８内に選択成長法で厚さ１０ｎｍのシリコン層９３を成長させる。さらにその上に同じく選択成長法により厚さ１．５原子層のゲルマニウム層９４を積層する（図１２（ｂ））。

その後７００℃で高温加熱して、ゲルマニウム微細結晶９５を形成する（図１２（ｃ））。さらに非選択成長法で厚さ１０ｎｍのシリコン層９６を成長させた後、ｐ型ドーパントを含むシリコン層９７を形成し、ｐｉｎダイオード構造を作成する（図１２（ｄ））。

このように、シリコン酸化膜に囲まれた領域に発光ダイオード部を形成することにより、屈折率の違いによる光閉じ込め構造を容易に形成できる。しかも従来のシリコンプロセスの応用で構成できるため極めて有利である。また周囲の酸化膜の形状や、他材料との組み合わせにより導波路を形成することも、既存の半導体プロセスにより可能となる。

（第８の実施形態）
図１３は、第８の実施形態に係る面発光レーザーの断面図である。本実施形態では、第７の実施形態の構造をＳＯＩ基板上に形成している。素子分離が容易となる上、基板上下方向にも光閉じ込めが容易にできる。この構造によれば基板表面側からの光取り出しを行うことにより、多数の素子を集積した面発光レーザーが作成可能となる。

シリコン基板１０１上に厚さ５００ｎｍのシリコン酸化膜１０２を挟んで厚さ１５０ｎｍのｐ型シリコン層（ＳＯＩ層）１０３を有するＳＯＩ基板を用意する。この基板の表面に厚さ２００ｎｍの熱酸化膜１０４を形成する。この時ＳＯＩ層１０３の厚さは５０ｎｍ残る。

続いて表面の熱酸化膜に１μｍ×２５０μｍの開口部を設け、下地のＳＯＩ層１０３を露出させる。その結果露出したシリコン層上のみにシリコン層が成長できる。

この基板上に薄膜シリコン層を選択成長法を用いて１００ｎｍ成長させる。この場合下側の５０ｎｍには不純物としてボロンを添加してｐ型層１０５とし、上側５０ｎｍは不純物を含まないシリコン層１０６とする。

この上にさらに厚さ３原子層のゲルマニウム薄膜を、第４の実施形態で述べた方法により形成した後、高温加熱によりゲルマニウムドット１０７に変形させる。このときゲルマニウムドットの典型的な大きさは１０ｎｍとする。また、本発明の方法ではゲルマンガス分子はシリコン結晶上のみで分解する（選択成長する）ため、酸化膜上にはドットは形成されない。

この上にさらにシリコン薄膜を４００ｎｍ成長させる。この時酸化膜上にも薄膜成長が起こる非選択成長のモードで行う。また膜厚４００ｎｍの内、下側５０ｎｍには不純物を添加しない層１０８とし、その上の３５０ｎｍはヒ素を高濃度に含む層１０９とする。

このように作成した層はゲルマニウムの量子ドット１０７を含む層を中心にｐｉｎ構造となっており、電流注入が可能なダイオードが構成される。ここで強励起をすることによりレーザー発振が可能となる。

ゲルマニウム量子ドット１０７を含む層は、予め用意された酸化膜層１０４に取り囲まれているため、光閉じ込めも可能である。また光の取り出し方向の酸化膜に関しては、予め作成された酸化膜１０４の対応部分を一旦削り取り、シリコン層１０３を露出させた後、再び熱酸化させることも有効である。

一般に化合物半導体レーザーではキャビティーの形成にへき開端面を利用しているが、本実施形態の構成ではシリコン結晶と整合性の良い熱酸化膜を利用できるため、微細な量産プロセスに整合性の悪いへき開工程を組み合わせる必要がない。

（第９の実施形態）
次に、トンネル酸化膜を介して積み重ねられた２つのシリコン微粒子を有する半導体装置について説明する。図１４は、その作成手順を示した半導体装置の断面図である。

半導体基板１１０の上に形成された厚さ７ｎｍの第１の酸化膜１１１の上に、厚さ５ｎｍの多結晶シリコン層１１２を形成する。ただしこの層は必ずしも多結晶であることを要しない。薄膜結晶シリコン層を有するＳＯＩ基板を用いても、その後のプロセスは同じであり、同様な効果を奏する。

続いて、この多結晶シリコン層の表面に酸化膜１１３を形成する（図１４（ａ））。この酸化膜形成は通常の熱酸化法でよく、表面に１．５ｎｍの酸化膜を形成する。これにより多結晶シリコン層１１２の厚さは４．８ｎｍ程度となる。酸化膜１１３はＣＶＤ法による堆積酸化膜でも構わない。

続いてこの酸化膜１１３上に厚さ１ｎｍの非晶質シリコン層１１４を形成する（図１４（ｂ））。この非晶質シリコンの形成は、５００℃以下の低温で行うのが望ましい。すなわち、基板側酸化膜１１３（トンネル酸化膜）と上側シリコン層１１４の間の層変化の急峻性が要求される。

非晶質シリコン層１１４形成後に、加工された基板を８００℃程度に加熱する。この加熱により最上面の非晶質シリコン層１１４は塊状化して粒径１０ｎｍ程度の微細な結晶１１５となる（図１４（ｃ））。具体的には、初期の非晶質シリコン層を１ｎｍとして、８００℃で３分の加熱を加えることにより、直径１０ｎｍの半球状シリコン微粒子を形成することが可能である。

多結晶シリコン層１１２の形成あるいは最下層酸化膜１１１形成から後の工程は、大気に曝さずに、同じ処理室で連続的に進めることが望ましい。大気に曝すと多結晶シリコン層１１２表面に自然酸化膜が形成され、酸化膜１１３において設計通りの膜厚が得られないことがある為である。さらに、非晶質シリコン層１１４を加熱して塊状化する際に、非晶質シリコン層１１４の表面が酸化されていないことが必要とされるからである。さらに前述のように、基板側酸化膜１１３と上側シリコン層１１４の間の層変化の急峻性が重要なファクターとなる。

続いて基板を成膜装置より取り出し、形成されたシリコン微粒子１１５をマスクにしてエッチングを行う。エッチングはドライエッチングでもウェットエッチングでも構わない。まず、大気取り出しにより生じた自然酸化膜及び多結晶シリコン層１１２上部の酸化膜層を除去した後、多結晶シリコン層１１２をエッチングにより削る。

このときマスクとなるシリコン微結晶１１５も同時にエッチングされるが、エッチング量を制御することにより、塊状化により得たシリコン微粒子１１５およびその下部の多結晶シリコンを残し、その他の領域の多結晶シリコン層１１２を除去することが可能である。本実施形態において、塊状化直後に直径１０ｎｍであったシリコン微粒子をマスクに使い多結晶シリコン層をエッチングすることにより、シリコン微結晶の直径が３ｎｍになり、その下部の多結晶層のみを残すことが可能であった。

また多結晶シリコン層をエッチングする際に、酸化膜に対して選択性のあるエッチング法を用いることにより、多結晶シリコン層の下の酸化膜でエッチングを停止することも可能となる。ただしこの場合、表面の酸化膜の除去と多結晶シリコン層の除去に異なるエッチングを交互に繰り返す必要がある。

上記の方法により、酸化膜の上にシリコン微粒子を２重に積み重ねた微粒子構造１１６が作成できる（図１４（ｄ））。このようにして作成した２重微粒子１１６を利用して、図１５に示すような記憶素子の構成が可能である。

２重微粒子１１６含む基板上に、ＣＶＤ法により酸化膜１１７を厚さ２５ｎｍで堆積し、２重微粒子１１６を埋め込む。酸化膜１１７を堆積後に、多結晶シリコン層１１８を形成し、ゲート電極に加工し、さらにソースおよびドレイン領域（不純物添加領域）１１９を形成することにより２重微粒子を含むナノクリスタルメモリーが完成する。この２重微粒子を浮遊ゲートとして使用すれば、より微細な制御が可能なメモリが実現される。

ここで、図１５に示すナノクリスタルメモリの動作に関し説明する。まず基板１１０、ゲート電極１１８間にゲート電極側が正電位となるような強い電場を印加する。このときゲート酸化膜にトンネル電流が流れ、二重微粒子１１６の下部に電子が蓄積される。ひとたび二重微粒子中に蓄積された電子は、酸化膜のバリア内に閉じ込められるために、基板−ゲート電極間の電場を弱めても放出され難く保持される。二重微粒子の下部に電子が蓄積された状態でソース−ドレイン間に電圧を加え電流を流すと、微粒子下部の電子により生ずる電場のために、ソース−ドレイン間の電流が制御される。

次に、ゲート電極−基板間にゲート電極側を正電位とする弱い電場を加えると、二重微粒子下部にあった電子は二重微粒子上部に移動する。この場合も二重微粒子の上部と下部はトンネル酸化膜で分離されているために、ゲート電極−基板間の電場を戻しても、電子は二重微粒子上部に止まる。この状態では二重微粒子下部に電子が蓄積されていた場合と比べ、チャネルに与える電場は弱められる。従ってソース−ドレイン間に電圧を印加し電流を流そうとした場合流れやすくなる。

すなわち、二重微粒子の上部あるいは下部への電子の移動により、ソース−ドレイン間の電流の流れ易さが変化する。このことはＭＯＳＦＥＴのしきい値電圧の変化として検出することが可能である。二重微粒子の上下間の電子の移動はゲート電極に加える電圧の正負により制御が可能である。

従来のナノクリスタルメモリでは、チャンネルからゲート酸化膜を介して微粒子に導入された電子を、微粒子中に保持することにより、記憶保持動作を行っているために、微粒子中への電子の導入の容易さ（即ち記憶書込みの容易さ、速さ）と微粒子への電子の保持の安定性（即ち記憶の保持時間）は相反する事象であった。

一方本発明においては、二重微粒子とチャネル間のゲート酸化膜は７ｎｍと比較的厚く設定するため、ひとたび二重微粒子に閉じ込められた電子は、安定的に保持できる。さらに記憶のＯＮ／ＯＦＦは二重微粒子内の薄いトンネル酸化膜間の電子の移動で行うため、より高速動作が可能となる。

（第１０の実施形態）
図１６は、本発明の第１０の実施形態に係る３重微粒子構造を作成する手順を示す断面図で、図１７が本実施形態の完成品の断面図である。

半導体基板１２０上に形成された第１の酸化膜１２１の上に、厚さ５ｎｍの第１の多結晶シリコン層１２２、さらに厚さ３ｎｍの第２の酸化膜層１２３、さらにその上に再び厚さ５ｎｍの第２の多結晶シリコン層１２４を積層し、最上層には厚さ３ｎｍの第３の酸化膜層１２５を形成する（図１６（ａ））。

次に、第３の酸化膜層１２５の上に厚さ１ｎｍの非晶質ゲルマニウム層１２６を堆積する（図１６（ｂ））。この後のプロセスは先の第９の実施形態とほぼ同じである。非晶質ゲルマニウム層１２６の表面を大気に曝さない条件で加熱処理を加え、塊状化現象によりゲルマニウムの微粒子１２７を形成する（図１６（ｃ））。ここで、ゲルマニウム微粒子の大きさは直径１０ｎｍである。

さらにこのゲルマニウム微粒子１２７をマスクに、下層の酸化膜１２５、１２３および多結晶シリコン層１２４、１２２をエッチングする（図１７）。ゲルマニウム微粒子をマスクとして下層の多結晶シリコン層をエッチングする場合は、エッチング時の選択比が高くとれるので、下層シリコン層が複数ある場合でもエッチングすることが可能となる。この方法により、図１７示すように薄い酸化膜で区分された３重の微粒子を積層した３重微粒子構造１２８の作成が可能となる。

図１８は、２重微粒子構造の応用例を示す。薄い酸化膜で分離された２重微粒子１１６を複数個基板１１０上に１列に配列し、各々の２重微粒子には片側の微粒子にのみ電荷を注入する。このとき電荷同士の反発力により、ライン上で隣接する２重微粒子の同じ側（上側若しくは下側）の微粒子には安定して電荷を保持することができず、互に異なる側の微粒子に電荷が蓄積される。従って複数の２重微粒子を整列させると、上側と下側の微粒子に交互に電荷が蓄積される（図１８（ａ））。

この場合、ラインの１端の２重微粒子の電荷の位置を逆転させると隣接する２重微粒子の電荷位置も反転する。この反転現象は、次々とライン上で隣接する２重微粒子に伝播していく（図１８（ｂ））。従ってライン上で１端に位置する２重微粒子の電荷の位置をある周期（周波数）で反転させると、その周期信号を次々と伝播させることが可能となり、あたかも電気配線の如く振る舞うことができる。

次に、本発明の微細構造を応用した、微細なゲート電極構造を有する半導体素子に関する実施の形態を説明する。

（第１１の実施形態）
図１９、図２０は本発明の第１１の実施形態に係るＭＯＳ型半導体装置のゲート電極の形成方法を説明するための模式的な平面図である。この半導体装置の製造方法を以下に説明する。

まず、図１９（ａ）に示すように、シリコン基板上に能動素子が形成される素子領域１３１を取り囲むように、ＬＯＣＯＳ（Local Oxidation of Silicon）により素子分離領域１３２を形成する。

次に図１９（ｂ）に示すように、素子領域１３１のゲートが形成される部分に、ゲート絶縁膜（不図示）を形成後、電子ビームを２０〜３０ｎｍ間隔で連続的に打ち込む。このとき電子ビームはゲート幅方向のＬＯＣＯＳ領域を含んで直線的に打ち込む。この電子ビームの打ち込みにより、ゲート絶縁膜（シリコン酸化膜）の結晶構造が破壊されてダメージ箇所１３３が形成される。

次に、この基板を超高真空（ＵＨＶ）ＣＶＤ装置に導入し、基板を加熱せずに非晶質シリコンの微細ドット１３４を形成する（図１９（ｂ））。図２１（ａ），（ｂ）は、夫々ゲート部分のダメージ箇所１３３の部分と、この上に形成されたシリコン微細ドットの形状を説明するための拡大斜視図である。

この場合非晶質シリコンを作製するための原料はＳｉ₂ Ｈ₆ ガスを用いており、この原料ガスをＣＶＤ装置内の基板表面を見込む位置に設置された補助ヒーターで熱分解した後に、これを基板に供給することにより、基板表面に膜厚５ｎｍの非晶質シリコンの薄膜を形成する。この方法により作成した５ｎｍの非晶質シリコン薄膜は極めて均一である。

続いて８５０℃で加熱すると、非晶質シリコンの表面マイグレーションはシリコン酸化膜のそれよりも小さいので、非晶質シリコンは凝縮して高さ２５ｎｍ、直径５０ｎｍ程度のドット状になり、かつ互いに電気的に接続されて帯状のゲート電極になる。この方法によれば原料分解が起こらない温度においても、シリコン微細ドットを形成することが可能である。

このように形成されたシリコン微細ドットの帯の端に、通常の光によるリソグラフィで作成されたゲート電極用のパッド１３５を形成することにより、ゲート長５０ｎｍのゲート電極が作成される。このゲート電極を作成した構造に不純物イオンを打ち込むことにより電子濃度を上げ、ゲート電極の両側にソース領域１３６とドレイン領域１３７を形成する。ソース領域１３６とドレイン領域１３７の夫々の端部には、ソース電極１３６ａ、ドレイン電極１３７ａを形成する。この構造の上に層間絶縁膜を介して上層配線を形成することにより、ＭＯＳ型半導体素子が完成する。

本発明は、ＳＯＩを用いたＭＯＳＦＥＴを始めとして、ＬＳＩ回路に用いられるすべての素子について微細電極を作成する工程に適用できる。

（第1２の実施形態）
図２２〜図２５は、本発明の第1２の実施形態に係わる単一電子素子の製造方法を段階的に説明するための図である。各図の（ａ）は平面図、（ｂ）は対応する平面図のＡ−Ａ’線若しくはＢ−Ｂ’線に沿った断面図である。

まず、図２２に示すように、半導体基板１４０上にＬＯＣＯＳ１４２により囲まれた素子領域１４１を形成した後、さらに全体を酸化するか、あるいはＣＶＤにより膜厚１００ｎｍ程度のＳｉＯ₂ 酸化膜１4３を素子領域１４１上に形成する。

次に図２３に示すように、単一電子素子のアイランド部分を形成する領域１４４を囲む４点に電子ビーム等を照射して、酸化膜１３の結晶構造を点として破壊し、ダメージ箇所１４５を形成する。続いてこの基板を高真空（ＵＨＶ）ＣＶＤ装置に導入し、基板を加熱せずに非晶質シリコン微細ドット１４６を形成する。

この場合非晶質シリコンを作製するための原料はＳｉ₂ Ｈ₆ ガスを用いており、この原料ガスをＣＶＤ装置内の基板表面を見込む位置に設置された補助ヒーターで熱分解した後に、これを基板に供給することにより、３００℃以下の低温で基板表面に膜厚５ｎｍ以下の非晶質シリコンの薄膜を形成する。

本実施形態では、シリコン薄膜堆積時の基板温度は室温としているが、酸化膜基板中の酸素と堆積するシリコンとが反応を起こさない範囲において、基板温度を上昇させることは問題ない。この場合、基板温度は５００℃以下であれば原料シリコンと基板表面の酸素との反応は低く抑えられる。しかしシリコン原料が分子原料分解用のヒーターのように高温ソースから供給される場合は、基板温度は３００℃以下が望ましい。

続いて７３０〜８５０℃で加熱すると、非晶質シリコンの表面マイグレーションは酸化膜のそれよりも小さいので、非晶質シリコンは凝縮して直径５０ｎｍ以下のサイズのドット状になり、かつ互いに独立した微細結晶を形成する。

この微細ドットの形成は非晶質に限られるものではなく、シリコンに限らず他のＩＶ族元素を用いてもよい。また、形成方法もＵＨＶ−ＣＶＤ装置に限らず、例えば固体シリコン原料を電子線で加熱し基板に供給する分子線結晶成長（ＭＢＥ）法やプラズマ放電により気体原料分子を分解して基板に供給するプラズマＣＶＤでもかまわない。

なお、電子ビームによるダメージ箇所は４点に限らず、アイランドを囲む形ならば何点でもよい。但し、ダメージ箇所の間隔は、後に形成される微細ドットの径よりも若干大きい程度、例えばこの例では１００乃至２００ｎｍに設定する。

次に、図２４に示すように、弗酸を用いて素子領域１４１上に形成されたＳｉＯ₂ 膜１４３をエッチング除去する。この際、上記のシリコン微細ドット１４６の部分がマスクとなり、シリコン微細ドット１４６の下にＳｉＯ₂ 層１４３が残される。

次に、図２５に示すように素子全体にゲート酸化を行い、５ｎｍ程度のゲート酸化膜１４７を形成する。続いてアイランド１４４を含む部分の上にポリシリコン等のゲート電極１４８を形成する。ここでの電極材料はポリシリコンに限らず、アルミニウム等の金属でもかまわない。

次に、ソースとドレイン領域に不純物のイオン注入を行うことにより、ソースとドレイン領域の電子濃度を高める。この構造の上に層間絶縁膜を介して上層配線を形成することにより、単一電子素子が完成する。

本実施例においては、シリコン微細ドットの数を４個としたが、前述のようにアイランドを囲むように多数のシリコンドットを設けても良い。図２６はダメージ箇所を６箇所とし、電子が蓄えられるアイランドの数を、参照番号１５１および１５２で示すように、ソース・ドレイン方向に直列の２つにした例である。この２つのアイランドを夫々制御するゲート電極１５３、１５４を設けることにより、２つのアイランドに蓄えられる電子の数に応じて多値の論理制御が可能になる。

また、図２７の参照番号１６１および１６２で示すように、アイランドの数をソース・ドレイン方向に並列の２つとすることもできる。この場合はアイランドに蓄えられる電子の数が合計２個となるため、電流容量を増やすことができる。

本発明の単一電子素子においては、電荷が蓄積するアイランド部分を形成するために、アイランドを囲む領域に電子ビーム等でダメージを与え、このダメージを中心にＵＨＶ−ＣＶＤ装置内で形成されるシリコン微細ドットをマスクに弗酸等によりＳｉＯ_２ 膜をエッチングした後、ゲート酸化およびポリシリコン等電極層を形成するという方法をとる。

従って、マスクの精度としては最初のダメージの点の間隔の精度が要求されるだけである。シリコンドットに囲まれた領域に反転層（図２５（ｂ）における１４９）として形成される電荷蓄積アイランドの大きさは、成長したシリコンドットの大きさを合わせて決定される。このため、従来の加工技術を用いても限界加工以下のサイズを持つアイランドの形成が可能となる。

本実施形態では、シリコン微細ドットの径を５０ｎｍ程度としているため、平面的なゲート電極長は１００ｎｍ程度となるが、シリコン微細ドットの径を２５ｎｍとすれば、ゲート長を５０ｎｍ程度とすることも可能である。

本発明の第１の実施形態に係るシリコン微結晶の作成手順を示す半導体基板の断面図 第１の実施形態の微結晶の作成法において、初期の非晶質の厚さに対する、アニール条件と得られる微結晶の大きさの関係を示す図で、（ａ）はシリコン、（ｂ）はゲルマニウムの場合 本発明の第２の実施形態に係るＭＯＳ型半導体装置の作成手順を示す断面図 第２の実施形態の半導体装置に類似の半導体装置を、従来技術で作成する際の問題点を説明するためのプラズマＣＶＤ装置の模式図 図４のＣＶＤ装置で作成したシリコン微結晶の断面図 本発明により作成したシリコン微結晶の断面図 本発明の第３の実施形態に係るシリコン微結晶の作成方法を説明するための斜視図 本発明の第４の実施形態に係るゲルマニウム微結晶の作成方法を説明するための断面図 第４の実施形態のゲルマニウム微結晶の作成法において、初期のゲルマニウム質の厚さに対する、アニール条件と得られる微結晶の大きさの関係を示す図 本発明の第５の実施形態に係るゲルマニウム微結晶を組み込んだ発光ダイオードの断面図 本発明の第６の実施形態に係るゲルマニウム微結晶を組み込んだ発光ダイオードの断面図 本発明の第７の実施形態に係るゲルマニウム微結晶を組み込んだ発光ダイオードの作成手順を示す断面図 本発明の第８の実施形態に係るゲルマニウム微結晶を組み込んだ面発光レーザーの断面図 本発明の第９の実施形態に係る２重微粒子構造の作成手順を示す断面図 本発明の第９の実施形態に係る２重微粒子構造を組み込んだメモリ素子の断面図 本発明の第１０の実施形態に係る３重微粒子構造の作成手順を示す断面図 本発明の第１０の実施形態に係る３重微粒子構造の完成品の断面図 本発明の２重微粒子構造の応用例を説明するための模式的断面図 本発明の第１１の実施形態に係るＭＯＳ型半導体素子の製造方法を説明するための平面図 図１９の次の段階であり、完成形の半導体素子の平面図 第１１の実施形態におけるシリコン微細ドットの形成法を説明する斜視図 本発明の第１２の実施形態に係わる半導体素子の製造方法を説明するための図で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図 図２２の次の段階を示す平面図と断面図 図２３の次の段階を示す平面図と断面図 図２４の次の段階を示す平面図と断面図で、（ｂ）は（ａ）のＢ−Ｂ’線に沿った拡大断面図 第１２の実施形態の変形例で、２つの直列のアイランドとそれぞれのアイランドに付属するゲート電極を有する半導体素子の平面図 第１２の実施形態の変形例で、２つの並列のアイランドとそれらに共通の１つのゲート電極を有する半導体素子の平面図

符号の説明

１０ … シリコン基板
１１ … シリコン酸化膜
１２ … 非晶質シリコン層
１３ … シリコン微結晶
２０ … シリコン基板
２１ … シリコン酸化膜
２２ … シリコン微結晶
２３ … シリコン酸化膜
２４ … 多結晶シリコン膜
２５ … ゲート側壁絶縁膜
２６、２７ … ソース・ドレイン領域

Claims (3)

1. 半導体基板と、
   前記半導体基板上に形成された第１の絶縁層と、
   前記第１の絶縁層上に形成された少なくとも１つの二重半導体微結晶と、
   前記少なくとも１つの二重半導体微結晶を埋め込むように、前記第１の絶縁層の上に形成された第３の絶縁層と、
   前記第３の絶縁層上に形成され、少なくとも相対する２辺を有する導電層と、
   前記導電層の前記相対する２辺に沿った前記半導体基板の表面に、前記導電層を挟むように形成された１対の不純物添加領域と、
   を具備し、前記二重半導体微結晶は、
   前記第１の絶縁層上に形成された第１の半導体微結晶と、
   前記第１の半導体微結晶上に形成された第２の絶縁層と、
   前記第２の絶縁層上に形成された第２の半導体微結晶と、
   を具備する積層構造を有することを特徴とする半導体装置。
2. 前記二重半導体微結晶の直径が５０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体基板、前記第１の半導体微結晶、及び前記第２の半導体微結晶はＩＶ族原子を含み、前記第１の絶縁層および前記第２の絶縁層は前記ＩＶ族原子の酸化膜であることを特徴とする請求項１に記載の半導体装置。

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