CN110739312A - 分栅式非易失性存储器及其制备方法 - Google Patents

分栅式非易失性存储器及其制备方法 Download PDF

Info

Publication number
CN110739312A
CN110739312A CN201810796277.8A CN201810796277A CN110739312A CN 110739312 A CN110739312 A CN 110739312A CN 201810796277 A CN201810796277 A CN 201810796277A CN 110739312 A CN110739312 A CN 110739312A
Authority
CN
China
Prior art keywords
gate
layer
word line
dielectric layer
floating gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810796277.8A
Other languages
English (en)
Other versions
CN110739312B (zh
Inventor
陈耿川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nexchip Semiconductor Corp
Original Assignee
Nexchip Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nexchip Semiconductor Corp filed Critical Nexchip Semiconductor Corp
Priority to CN201810796277.8A priority Critical patent/CN110739312B/zh
Priority to TW107135643A priority patent/TWI720350B/zh
Priority to US16/199,189 priority patent/US10636801B2/en
Publication of CN110739312A publication Critical patent/CN110739312A/zh
Priority to US16/822,029 priority patent/US11088155B2/en
Application granted granted Critical
Publication of CN110739312B publication Critical patent/CN110739312B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout

Abstract

本发明提供一种分栅式非易失性存储器及其制备方法，包括如下步骤：1）提供一半导体衬底，于半导体衬底内形成若干个浅沟槽隔离结构，于半导体衬底内隔离出有源区；2）于半导体衬底上形成字线；3）于半导体衬底内形成源极及漏极，并于字线邻近源极一侧的侧壁上形成浮栅，浮栅的顶部与所述字线相接触的部分呈一尖角状凸缘；4）采用刻蚀工艺去除部分字线，使浮栅顶部的尖角状凸缘高于字线顶部；5）于浮栅顶部形成隧穿介质层及擦除栅；6）于漏极上形成导电栓塞，并于导电栓塞上形成金属位线。通过本发明可以显著增加浮栅与擦除栅之间的FN隧穿效应，可以增加擦除栅与浮栅之间的隧穿介质层的厚度，从而避免漏电流的发生。

Description

分栅式非易失性存储器及其制备方法
技术领域
本发明属于半导体技术领域，特别是涉及一种分栅式非易失性存储器及其制备方法。
背景技术
在现有的分栅式存储器中，由于浮栅与擦除栅之间的隧穿效应有限，为了便于在小功率的情况下实现快捷擦除，浮栅与擦除栅之间的隧穿介质层的厚度一般比较薄，然而，现有的隧穿介质层的材料一般为氧化硅或氮化硅，而氧化硅及氮化硅并非为完全的绝缘体，当隧穿介质层的厚度比较薄时，很容易造成漏电流，保存于浮栅中的电荷会泄露到擦除栅而被擦除，从而存在数据保持力较差的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种分栅式非易失性存储器及其方法用于解决现有技术中的分栅式存储器为了确保擦除隧穿介质层的厚度较薄而存在的容易造成漏电，从而导致存储器存在数据保持力较差的问题。
为实现上述目的及其他相关目的，本发明提供一种分栅式非易失性存储器的制备方法，所述分栅式非易失性存储器的制备方法包括如下步骤：
1)提供一半导体衬底，于所述半导体衬底内形成若干个浅沟槽隔离结构，所述浅沟槽隔离结构于所述半导体衬底内隔离出若干个间隔排布的有源区；
2)于所述半导体衬底上形成若干个间隔排布的字线；
3)于所述半导体衬底内形成至少一源极及至少一漏极，并于所述字线邻近所述源极一侧的侧壁上形成浮栅，所述源极与所述漏极分别位于所述字线相对的两侧，所述浮栅的纵截面宽度自底部至顶部逐渐减小，以使得所述浮栅的顶部呈与所述字线相接触的部分呈一尖角状凸缘；
4)采用刻蚀工艺去除部分所述字线，使所述浮栅顶部的尖角状凸缘高于所述字线顶部上缘；
5)于所述浮栅顶部形成隧穿介质层及擦除栅，所述隧穿介质层至少覆盖部分所述浮栅顶部的所述尖角状凸缘，所述擦除栅位于所述隧穿介质层的上表面；及
6)于所述漏极上形成导电栓塞，并于所述导电栓塞上形成若干条间隔排布的金属位线，所述金属位线经由所述导电栓塞与所述漏极电连接。
优选地，步骤5)中，所述隧穿介质层至少覆盖所述字线部分上表面。
优选地，步骤4)中，采用刻蚀工艺去除的所述字线的厚度介于10nm～50nm之间。
优选地，步骤2)中包括如下步骤：
2-1)于所述半导体衬底上依次形成上下叠置的第一栅介质层、第一多晶硅层及绝缘层；
2-2)刻蚀所述绝缘层及所述第一多晶硅层，以形成若干个间隔排布的字线导电层及位于所述字线导电层上表面的顶层绝缘层；
2-3)于裸露的所述第一栅介质层、所述字线导电层侧壁、所述顶层绝缘层的侧壁及上表面形成侧墙介质层；及
2-4)刻蚀所述侧墙介质层及所述第一栅介质层，以形成包括由下至上依次叠置的底层介质层、字线导电层、顶层绝缘层的叠层结构及位于所述叠层结构两侧的字线侧墙。
优选地，步骤3)中包括如下步骤：
3-1)于裸露的所述半导体衬底表面形成第二栅介质层；
3-2)于步骤3-1)所得结构的表面形成第二多晶硅层，所述第二多晶硅层覆盖所述第二栅介质层的表面及所述字线的侧壁及上表面；
3-3)刻蚀所述第二多晶硅层，以于所述字线侧墙的外壁形成多晶硅侧墙；
3-4)依据所述多晶硅侧墙对所述半导体衬底内进行离子注入，以于所述半导体衬底内形成所述源极及所述漏极；及
3-5)去除所述字线邻近所述漏极一侧的所述多晶硅侧墙、所述第二栅介质层，并去除所述字线邻近所述源极一侧且位于所述浅沟槽隔离结构上方区域的部分所述多晶硅侧墙，保留的所述多晶硅侧墙与位于其下方的所述第二栅介质层构成所述浮栅。
优选地，接续步骤3-5)还包括如下步骤：去除位于所述漏极上方的所述第二栅介质层及邻近所述漏极一侧的所述字线侧墙。
优选地，步骤5)中，所述隧穿介质层至少覆盖所述字线部分上表面。
优选地，步骤5)中，形成所述隧穿介质层及所述擦除栅之后还包括如下步骤：
于所述擦除栅的侧壁、所述浮栅的侧壁及所述叠层结构邻近所述漏极的侧壁形成侧墙结构；及
依据所述侧墙结构于所述源极内及所述漏极内形成重掺杂区域，并于所述重掺杂区域外围形成轻掺杂扩散区域。
优选地，步骤5)中，形成所述重掺杂区域及所述轻掺杂扩散区域之后还包括如下步骤：
于所述擦除栅的部分上表面、位于所述擦除栅邻近所述源极一侧的所述侧墙结构表面、位于所述浮栅侧壁的所述侧墙结构表面及所述源极的上表面形成硅化物阻挡层；及
于裸露的所述擦除栅的上表面、所述字线的上表面及所述漏极的上表面形成自对准硅化物层。
优选地，所述半导体衬底包括第一掺杂类型的衬底，所述第一多晶硅层包括第二掺杂类型的多晶硅层，所述第二多晶硅层包括第二掺杂类型的多晶硅层，所述源极及所述漏极均为第二掺杂类型的区域，所述擦除栅包括第二掺杂类型的多晶硅层，所述重掺杂区域及所述轻掺杂扩散区域均为第二掺杂类型的区域；所述第一掺杂类型与所述第二掺杂类型不同。
优选地，步骤5)包括如下步骤：
5-1)接续步骤4)所得结构的表面形成隧穿介质材料层，所述隧穿介质材料层覆盖裸露的所述半导体衬底、所述字线及所述浮栅；
5-2)于所述隧穿介质材料层上形成第三多晶硅层；及
5-3)刻蚀所述第三多晶硅层及所述隧穿介质材料层，以形成所述隧穿介质层及所述擦除栅。
优选地，步骤6)中，形成所述导电栓塞之前还包括如下步骤：
于步骤5)所得结构的表面形成层间介质层；及
于所述层间介质层内形成连接通孔，所述连接通孔暴露出所述漏极。
优选地，步骤6)中，
于所述连接通孔内填充导电材料层以形成所述导电栓塞；于所述层间介质层上形成金属位线。
本发明还提供一种分栅式非易失性存储器，所述分栅式非易失性存储器至少包括：
一半导体衬底，所述半导体衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构于所述半导体衬底内隔离出若干个间隔排布的有源区；
若干个间隔排布的字线；
一源极；
一漏极，所述源极与所述漏极分别位于所述字线相对的两侧；
一浮栅，位于所述字线邻近所述源极的侧壁上，所述浮栅的纵截面宽度自底部至顶部逐渐减小，以使得所述浮栅的顶部呈一尖角状凸缘，所述浮栅顶部的所述尖角状凸缘高于所述字线的顶部上缘，且与所述字线的顶部具有预设间距；
一隧穿介质层，至少覆盖部分所述浮栅顶部的所述尖角状凸缘；
一擦除栅，位于所述隧穿介质层上；
一导电栓塞，位于所述漏极上，且与所述漏极电连接；及
若干条间隔排布的金属位线，位于所述导电栓塞上，且经由所述导电栓塞与所述漏极电连接。
优选地，所述隧穿介质层至少覆盖所述字线的部分上表面。
优选地，所述浮栅顶部的尖角状凸缘与所述字线顶部的预设间距介于10nm～50nm之间。
优选地，所述字线包括叠层结构及位于所述叠层结构两侧的字线侧墙；其中，所述叠层结构包括由下至上依次叠置的底层介质层、字线导电层及顶层绝缘层。
优选地，所述浮栅包括浮栅介质层及浮栅导电层，其中，所述浮栅介质层位于所述半导体衬底上，所述浮栅导电层位于所述浮栅介质层上。
优选地，所述隧穿介质层的厚度介于8nm～15nm之间。
优选地，所述隧穿介质层至少覆盖所述字线部分上表面。
优选地，所述分栅式非易失性存储器还包括侧墙结构，所述侧墙结构位于所述隧穿介质层的侧壁上、所述擦除栅的侧壁上及所述浮栅的侧壁上。
优选地，所述分栅式非易失性存储器还包括：
硅化物阻挡层，位于所述擦除栅的部分上表面、所述擦除栅邻近所述源极一侧的所述侧墙结构表面、所述浮栅侧壁的所述侧墙结构表面及所述源极的上表面；及
自对准硅化物层，位于裸露的所述擦除栅的上表面、所述字线的上表面及所述漏极的上表面；所述导电栓塞位于所述漏极上表面的所述自对准硅化物层上。
优选地，所述分栅式非易失性存储器还包括：重掺杂区域及轻掺杂扩散区域，所述重掺杂区域位于所述源极内及所述漏极内，且位于所述漏极的所述重掺杂区域延伸至所述漏极的外侧，所述轻掺杂扩散区域位于所述重掺杂区域的外围。
优选地，所述半导体衬底包括第一掺杂类型的衬底，所述浮栅包括第二掺杂类型的多晶硅层，所述擦除栅包括第二掺杂类型的多晶硅层，所述源极、所述漏极、所述重掺杂区域及所述轻掺杂扩散区域均为第二掺杂类型的区域；所述第二掺杂类型与所述第一掺杂类型不同。
优选地，所述分栅式非易失性存储器还包括层间介质层，所述层间介质层覆盖于所述半导体衬底的表面，并包覆所述字线、所述浮栅及所述擦除栅；所述导电栓塞位于所述层间介质层内，所述金属位线位于所述层间介质层上。
如上所述，本发明的一种分栅式非易失性存储器及其制备方法，具有以下有益效果：通过将浮栅的顶部设计为尖角状凸缘，可以显著增加浮栅与擦除栅之间的FN隧穿效应；由于所述浮栅的顶部为尖角状凸缘，可以增加擦除栅与浮栅之间的隧穿介质层的厚度，从而避免漏电流的发生，使得分栅式非易失性存储器具有较好的数据保持力。
附图说明
图1显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法的流程图。
图2显示为本发明提供的分栅式非易失性存储器的俯视结构示意图。
图3至图4显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法的步骤1)所得结构的结构示意图，其中，图3显示为沿图2中AA’方向的截面结构示意图，图4显示为沿图2中BB’方向的截面结构示意图。
图5至图11显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法的步骤2)所得结构的示意图，其中，图5显示为于半导体衬底上依次形成上下叠置的第一栅介质层、第一多晶硅层及绝缘层后所得结构的截面结构示意图，图6显示为沿图2中AA’方向的截面结构示意图，图7显示为沿图2中BB’方向的截面结构示意图，图8显示为沿图2中AA’方向刻蚀形成字线导电层及顶层绝缘层后所得结构的截面结构示意图，图9显示为沿图2中AA’方向形成侧墙介质层后所得结构的截面结构示意图，图10显示为沿图2中AA’方向的截面结构示意图，图11显示为沿图2中BB’方向的截面结构示意图。
图12至图18显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法的步骤3)所得结构的示意图，其中，图12显示为沿图2中AA’方向于步骤2)所得结构表面形成第二栅介质层及第二多晶硅层后所得结构的截面结构示意图，图13显示为沿图2中AA’方向的截面结构示意图，图14显示为沿图2中BB’方向的截面结构示意图，图15及图16分别显示为沿图2中AA’方向及BB’方向形成源极及漏极后的截面结构示意图，图17显示为沿图2中AA’方向的截面结构示意图，图18显示为沿图2中BB’方向的截面结构示意图。
图19显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法的步骤4)所得结构的局部截面结构示意图。
图20至图24显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法的步骤3)所得结构的示意图，其中，图20显示为沿图2中AA’方向的截面结构示意图，图21显示为沿图2中BB’方向的截面结构示意图，图22显示依据第三图形化光刻胶层刻蚀第三多晶硅层及隧穿介质材料层后所得结构的截面结构示意图，图23显示为沿图2中AA’方向的截面结构示意图，图24显示为沿图2中BB’方向的截面结构示意图。
图25显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法中形成重掺杂区域及轻掺杂扩散区域后所得结构的截面结构示意图。
图26至图27显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法中步骤6)所得结构的截面结构示意图，其中，图26显示为沿图2中AA’方向的截面结构示意图，
图27显示为沿图2中BB’方向的截面结构示意图。
图28显示为本发明的分栅式非易失性存储器的等效电路图。
图29及图30显示为本发明提供的分栅式非易失性存储器的工作原理图。
元件标号说明
10 半导体衬底
11 浅沟槽隔离结构
12 有源区
13 字线
131 第一栅介质层
132 第一多晶硅层
133 绝缘层
134 叠层结构
1341 字线导电层
1342 顶层绝缘层
1343 底层介质层
135 字线侧墙
1351 侧墙介质层
14 源极
141 源极线
15 漏极
16 浮栅
161 第二栅介质层
162 第二多晶硅层
163 多晶硅侧墙
164 浮栅介质层
165 浮栅导电层
166 尖角状凸缘
17 隧穿介质层
171 隧穿介质材料层
18 擦除栅
181 第三多晶硅层
19 侧墙结构
20 重掺杂区域
21 轻掺杂扩散区域
22 硅化物阻挡层
23 自对准硅化物层
24 层间介质层
25 导电栓塞
26 第一图形化光刻胶层
27 第二图形化光刻胶层
28 第三图形化光刻胶层
29 金属位线
α 第一角度
d 浮栅顶部的尖角状凸缘至字线顶部的间距
S1～S6 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图30。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种分栅式非易失性存储器的制备方法，所述分栅式非易失性存储器的制备方法包括如下步骤：
1)提供一半导体衬底，于所述半导体衬底内形成若干个浅沟槽隔离结构，所述浅沟槽隔离结构于所述半导体衬底内隔离出若干个间隔排布的有源区；
2)于所述半导体衬底上形成若干个间隔排布的字线；
3)于所述半导体衬底内形成至少一源极及至少一漏极，并于所述字线邻近所述源极一侧的侧壁上形成浮栅，所述源极与所述漏极分别位于所述字线相对的两侧，所述浮栅的纵截面宽度自底部至顶部逐渐减小，以使得所述浮栅的顶部呈与所述字线相接触的部分呈一尖角状凸缘；
4)采用刻蚀工艺去除部分所述字线，使所述浮栅顶部的尖角状凸缘高于所述字线顶部上缘；
5)于所述浮栅顶部形成隧穿介质层及擦除栅，所述隧穿介质层至少覆盖部分所述浮栅顶部的所述尖角状凸缘，所述擦除栅位于所述隧穿介质层的上表面；及
6)于所述漏极上形成导电栓塞，并于所述导电栓塞上形成若干条间隔排布的金属位线，所述金属位线经由所述导电栓塞与所述漏极电连接。
本发明所述的分栅式非易失性存储器的制备方法制备的分栅式非易失性存储器的俯视图如图2所示，所述分栅式非易失性存储器至少包括：包括金属位线29、字线13、源极线141、浮栅16、擦除栅18、有源区12及导电栓塞25。图2还用虚线示出了两个截面方向，包括从A到A'的第一条虚线和从B到B’的第二条虚线。
在步骤1)中，请参阅图1中的S1步骤及图3至图4，提供一半导体衬底10，于所述半导体衬底10内形成若干个浅沟槽隔离结构11，所述浅沟槽隔离结构11于所述半导体衬底内隔离出若干个间隔排布的有源区12。
作为示例，所述半导体衬底10的材料可以包括但不仅限于单晶或多晶半导体材料，所述半导体衬底10还可以包括本征单晶硅衬底或掺杂的硅衬底；优选地，所述半导体衬底10包括第一掺杂类型的衬底，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P型作为示例，即本实施例中，所述半导体衬底10仅以P型衬底作为示例。
作为示例，所述浅沟槽隔离结构11可以通过在所述半导体衬底10内形成沟槽(未示出)后，再在所述沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构11的材料可以包括氮化硅、氧化硅或氮氧化硅等，优选地，本实施例中，所述浅沟槽隔离结构11的材料包括氧化硅。所述浅沟槽隔离结构11纵截面的形状可以根据实际需要进行设定，图4中以所述浅沟槽隔离结构11纵截面的形状包括倒梯形作为示例；当然，在其他示例中，所述浅沟槽隔离结构11纵截面的形状还可以为U形等等。
需要说明的是，所述半导体衬底10内由所述浅沟槽隔离结构11隔离出的所述有源区12的具体数量可以根据实际需要进行设定，此处不做限定。图3中仅以示意出所述半导体衬底10内的两个所述有源区12作为示例。
需要进一步说明的是，若干个所述有源区12可以平行间隔排布，也可以根据实际需要任意排布。
在步骤2)中，请参阅图1中的S2步骤及图5至图11，于所述半导体衬底10上形成若干个间隔排布的字线13。
作为示例，于所述半导体衬底10上形成若干个间隔排布的字线13具体包括如下步骤：
2-1)于所述半导体衬底10上依次形成上下叠置的第一栅介质层131、第一多晶硅层132及绝缘层133，如图5所示；
2-2)刻蚀所述绝缘层133及所述第一多晶硅层132，以形成若干个间隔排布的字线导电层1341及位于所述字线导电层1341上表面的顶层绝缘层1342；
2-3)于裸露的所述第一栅介质层131表面、所述字线导电层1341侧壁、所述顶层绝缘层1342的侧壁及上表面形成侧墙介质层1351，即所述侧墙介质层1351覆盖裸露的所述第一栅介质层131、所述字线导电层1341的侧壁、所述顶层绝缘层1342的侧壁及上表面，如图9所示；及
2-4)刻蚀所述侧墙介质层1351及所述第一栅介质层131，以形成包括由下至上依次叠置的底层介质层1343、字线导电层1341、顶层绝缘层1342的叠层结构134及位于所述叠层结构134两侧的字线侧墙135，如图10至图11所示。
作为示例，步骤2-1)中，所述第一栅介质层131的材料可以包括但不仅限于氧化硅或氮氧化硅等等；所述第一栅介质层131的厚度可以根据实际需要进行设定，优选地，本实施例中，所述第一栅介质层131的厚度可以介于2nm～18nm之间；所述第一多晶硅层132可以为第二掺杂类型的多晶硅层，即所述第一多晶硅层132的掺杂类型与所述半导体衬底10的掺杂类型不同；所述第二掺杂类型可以为P型，也可以为N型，当所述第一掺杂类型为P型时，所述第二掺杂类型为N型，当所述第一掺杂类型为N型时，所述第二掺杂类型为P型；所述第一多晶硅层132的厚度可以根据实际需要进行设定，优选地，本实施例中，所述第一多晶硅层132的厚度可以介于200nm～500nm之间；所述绝缘层133的材料可以包括但不仅限于氧化硅或氮化硅，所述绝缘层133的厚度可以根据实际需要进行设定，优选地，本实施例中，所述绝缘层133的厚度可以介于50nm～200nm之间。
作为示例，步骤2-2)中，首先，于所述绝缘层133上形成第一图形化光刻胶层26，所述第一图形化光刻胶层26定义出所述字线13的位置及形状，如图6及图7所示，然后，依据所述第一图形化光刻胶层26依次刻蚀所述绝缘层133及所述第一多晶硅层132，以形成所述字线导电层1341及所述顶层绝缘层1342，如图8所示；可以采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来依次刻蚀所述绝缘层133及所述第一多晶硅层132，优选地，采用干法刻蚀工艺依次各向异性刻蚀所述绝缘层133及所述第一多晶硅层132，图8中竖直向下的箭头表示干法刻蚀过程中等离子体的方向；刻蚀所述绝缘层133及所述第一多晶硅层133的刻蚀气体及相关刻蚀工艺条件为本领域技术人员所知晓，此处不再累述。
作为示例，步骤2-3)中，所述侧墙介质层1351的材料可以包括但不仅限于氧化硅及氮化硅二者中的至少一种；所述侧墙介质层1351的厚度可以根据实际需要进行设定，优选为，本实施例中，所述侧墙介质层1351的厚度可以介于10nm～40nm之间。
作为示例，在步骤2-4)中，可以采用光刻-刻蚀工艺刻蚀去除位于所述叠层结构134之间的部分所述侧墙介质层1351及部分所述第一栅介质层131，以形成括由下至上依次叠置的底层介质层1343、字线导电层1341、顶层绝缘层1342的叠层结构134及位于所述叠层结构134两侧的字线侧墙135。优选地，采用干法刻蚀工艺依次各向异性刻蚀所述侧墙介质层1351及所述第一栅介质层131，图10及图11中竖直向下的箭头表示干法刻蚀过程中等离子体的方向。
作为示例，本实施例中的所述字线13同时作为存储单元的栅极结构，即所述字线13包括字线栅极结构。若干个所述字线13可以平行间隔排布。
作为示例，所述字线13的延伸方向与所述有源区12的延伸方向相交，优选地，所述字线13的延伸方向与所述有源区12的延伸方向具有第一角度α，所述第一角度α的数值范围可以介于0°～90°之间的任意数值，优选地，本实施例中，所述第一角度α等于90°，即所述字线13的延伸方向与所述有源区12的延伸方向相垂直。
需要说明的是，上述及后续的“介于…之间”为均包括两个数值端点的数值范围。
在步骤3)中，请参阅图1中的S3步骤及图12至图18，于所述半导体衬底10内形成至少一源极14及至少一漏极15，并于所述字线13邻近所述源极14一侧的侧壁上形成浮栅16，所述源极14与所述漏极15分别位于所述字线相对的两侧，所述浮栅16的纵截面宽度自底部至顶部逐渐减小，以使得所述浮栅16的顶部呈与所述字线13相接触的部分呈一尖角状凸缘。
作为示例，于所述半导体衬底10内形成源极14及漏极15，并于所述字线13邻近所述源极14一侧的侧壁上形成浮栅16具体包括如下步骤：
3-1)于裸露的所述半导体衬底10表面形成第二栅介质层161；
3-2)于步骤3-1)所得结构的表面形成第二多晶硅层162，所述第二多晶硅层162覆盖所述第二栅介质层161的表面及所述字线13的侧壁及上表面，如图12所示；
3-3)刻蚀所述第二多晶硅层162，以于所述字线侧墙135的外壁形成多晶硅侧墙163；优选地，采用干法刻蚀工艺各向异性刻蚀所述第二多晶硅层162，刻蚀后形成的所述多晶硅侧墙163远离所述字线13的外侧壁呈现为由下至上延伸的弧形，即所述多晶硅侧墙163的纵截面宽度自底部至顶部逐渐减小，以使得所述多晶硅侧墙163的顶部呈与所述字线13相接触的尖角状凸缘166，如图13所示；
3-4)依据所述多晶硅侧墙163对所述半导体衬底10内进行离子注入，以于所述半导体衬底10内形成所述源极14及所述漏极15，如图14所示；及
3-5)去除所述字线13邻近所述漏极15一侧的所述多晶硅侧墙163、所述第二栅介质层161，并去除所述字线13邻近所述源极14一侧且位于所述浅沟槽隔离结构11上方区域的部分所述多晶硅侧墙163，保留的所述多晶硅侧墙163与位于其下方的所述第二栅介质层161构成所述浮栅16，如图15至图18所示；具体的，保留的所述多晶硅侧墙163作为浮栅导电层165，保留的位于所述浮栅导电层165下方的所述第二栅介质层161作为浮栅介质层164。
作为示例，步骤3-1)中，所述第二栅介质层161的材料可以包括但不仅限于氧化硅或氮氧化硅等等；所述第二栅介质层161的厚度可以根据实际需要进行设定，优选地，本实施例中，所述第二栅介质层161的厚度可以介于5nm～12nm之间。
作为示例，步骤3-2)中，所述第二多晶硅层162可以为第二掺杂类型的多晶硅层，即所述第二多晶硅层162的掺杂类型与所述第一多晶硅层132的掺杂类型相同，且与所述半导体衬底10的掺杂类型不同；所述第二多晶硅层162的厚度可以根据实际需要进行设定，优选地，本实施例中，所述第二多晶硅层162的厚度可以介于200nm～500nm之间。
作为示例，步骤3-4)中，对所述半导体衬底10进行第二掺杂类型的离子注入，以形成第二掺杂类型的所述源极14及所述漏极15；所述第二掺杂类型的离子可以包括但不仅限于磷(P)离子或砷(As)离子。对所述半导体衬底10进行离子注入以形成所述源极14及所述漏极15的具体方法为本领域技术人员所知晓，此处不再累述。需要说明的是，图13中竖直向下的箭头表示离子注入的方向。
作为示例，步骤3-5)中，首先，于步骤3-4)所得结构的表面形成第二图形化光刻胶层27，所述第二图形化光刻胶层27至少覆盖需要保留以形成所述浮栅16的所述多晶硅侧墙163及所述第二栅介质层161，如图15及图16所示；其次，依据所述第二图形化光刻胶层27刻蚀去除所述字线13邻近所述漏极15一侧的所述多晶硅侧墙163，并去除所述字线13邻近所述源极14一侧且位于所述浅沟槽隔离结构11上方区域的部分所述多晶硅侧墙163，如图15及图16所示，具体的，采用干法刻蚀工艺各向异性刻蚀去除所述多晶硅侧墙163，其中，图15及图16中竖直向下的箭头表示干法刻蚀过程中等离子的方向；最后，去除所述第二图形化光刻胶层27，并去除暴露出的所述第二栅介质层161(暴露出的所述第二栅介质层161包括位于所述漏极15上方的所述第二栅介质层161及位于相邻所述浮栅13之间的所述第二栅介质层161)，即得到所述浮栅16，如图17至图18所示。需要说明的是，去除需要去除的所述第二栅介质层161的同时，去除位于邻近所述漏极15一侧的所述字线侧墙135。
作为示例，所述浮栅16的长度可以根据实际需要进行设定，优选地，本实施例中，所述浮栅16的长度大于后续形成的金属位线的宽度，且小于所述金属位线的宽度与相邻所述金属位线之间的间距之和，以确保横跨相邻所述金属位线的所述浮栅16之间具有间距，使得二者实现电隔离。
在步骤4)中，请参阅图1中的S4步骤及图19，采用刻蚀工艺去除部分所述字线13，使所述浮栅16顶部的尖角状凸缘(Sharp tips)166高于所述字线13顶部上缘。
作为示例，可以采用湿法刻蚀工艺中去除的具体为所述字线13中部分的所述顶层绝缘层1342，由于所述顶层绝缘层1342的材料优选为氧化硅，本实施例中，可以采用氢氟酸去除部分所述顶层绝缘层1342，当然，在其他示例中，也可以采用任意一种在可以去除所述顶层绝缘层1342的同时又不会对所述浮栅导电层165造成刻蚀去除的湿法刻蚀液。在湿法刻蚀工艺中，所述氢氟酸的温度、湿法刻蚀的时间等等不做具体限定，在本实施例中，湿法刻蚀后，只要暴露出位于所述浮栅16顶部的所述尖角状凸缘166即可，即湿法刻蚀后，所述浮栅16顶部的所述尖角状凸缘166需要与保留的所述顶层绝缘层1342的上表面具有间距d；优选地，采用湿法刻蚀工艺去除的所述字线13中的所述顶层绝缘层1342的厚度介于10nm～50nm之间，即湿法刻蚀后，所述浮栅16顶部的所述尖角状凸缘166与保留的所述顶层绝缘层1342的上表面的间距d介于10nm～50nm之间；更为优选地，本实施例中，采用湿法刻蚀工艺去除的所述字线13中的所述顶层绝缘层1342的厚度可以包括10nm、20nm、30nm、40nm或50nm。
在其他示例中，还可以采用任意一种可以去除所述顶层绝缘层1342的同时又不会对所述浮栅导电层165造成刻蚀的干法刻蚀工艺刻蚀去除部分所述字线13，也可以采用湿法刻蚀与干法刻蚀相结合的工艺去除部分所述字线13，但必须确保去除所述顶层绝缘层1342的同时又不会对所述浮栅导电层165造成刻蚀。
需要说明的是，该步骤无论是采用湿法刻蚀工艺、干法刻蚀工艺或者二者相结合的工艺都仅仅为去除部分所述顶层绝缘层1342从而释放出所述尖角状凸缘166，在刻蚀过程中，并不会对所述浮栅16及所述尖角状凸缘166有任何加工处理。
在步骤5)中，请参阅图1中的S5步骤及图20至图24，于所述浮栅16顶部形成隧穿介质层17及擦除栅18，所述隧穿介质层17至少覆盖部分所述浮栅16顶部的所述尖角状凸缘166，所述擦除栅18位于所述隧穿介质层17的上表面；优选地，所述隧穿介质层17至少覆盖所述字线13的部分上表面。
作为示例，于所述字线13顶部及所述浮栅16顶部形成隧穿介质层17及擦除栅18具体包括如下步骤：
5-1)接续步骤4)所得结构的表面形成隧穿介质材料层171，所述隧穿介质材料层171覆盖裸露的所述半导体衬底10、所述字线13及所述浮栅16；
5-2)于所述隧穿介质材料层171上形成第三多晶硅层181；及
5-3)刻蚀所述第三多晶硅层181及所述隧穿介质材料层171，以形成所述隧穿介质层17及所述擦除栅18，如图20至图24所示。
作为示例，在步骤5-1)中，所述隧穿介质材料层171的材料可以包括但不仅限于氧化硅，具体的，可以采用高温氧化(High Temperature Oxidation，HTO)及热氧化相结合工艺形成所述隧穿介质材料层171，并将形成的所述隧穿介质材料层171置于NO或N2O氛围下进行退火处理。所述隧穿介质材料层171的厚度可以根据实际需要进行设定，优选地，所述隧穿介质材料层171的厚度可以介于8nm～15nm之间，更为优选地，本实施例中，所述隧穿介质材料层171的厚度为12nm。由于本发明的所述浮栅16的顶部为尖角状凸缘166，由于尖端放电效应，可以大大增强所述浮栅16与所述擦除栅18之间的FN(Flowler-Nordheimtunneling)隧穿效应，这样就可以在保证所述分栅式非易失性存储器的性能的前提下显著增加所述隧穿介质材料层171的厚度(现有技术中的隧穿介质层的厚度普遍为7nm-9nm，而本申请中的隧穿介质材料层171的厚度可以达到8nm～15nm)，由于所述浮栅16与所述擦除栅18之间的所述隧穿介质层17的材料一般为氧化硅或氮化硅，而氧化硅及氮化硅并不能做到绝对的绝缘，所述隧穿介质层17的厚度较薄很容易造成漏电，从而影响器件的性能，本申请中增加所述隧穿介质材料层171的厚度，可以有效避免漏电流的产生，使得分栅式非易失性存储器具有较好的数据保持力，从而提高所述分栅式非易失性存储器的性能。
作为示例，步骤5-2)中，所述第三多晶硅层181可以为第二掺杂类型的多晶硅层，即所述第三多晶硅层181的掺杂类型与所述第二多晶硅层162及所述第一多晶硅层132的掺杂类型相同，且与所述半导体衬底10的掺杂类型不同；所述第二掺杂类型可以为P型，也可以为N型；所述第三多晶硅层181的厚度可以根据实际需要进行设定，优选地，本实施例中，所述第三多晶硅层181的厚度可以介于200nm～500nm之间。
作为示例，步骤5-3)中，具体包括如下步骤：首先，于所述第三多晶硅层181的上表面形成第三图形化光刻胶层28，所述第三图形化光刻胶层28定义出所述擦除栅18及所述隧穿介质层17的位置及形状，如图20至图21所示；其次，依据所述第三图形化光刻胶层28刻蚀依次刻蚀所述第三多晶硅层181及所述隧穿介质材料层17，优选地，本实施例中，采用干法刻蚀工艺各向同性依次刻蚀所述第三多晶硅层181及所述隧穿介质材料层17，如图22所示，图22中竖直向下的箭头表示干法刻蚀工艺中等离子体的方向；然后，去除所述第三图形化光刻胶层28即得到所述隧穿介质层17及所述擦除栅18，如图23至图24所示。
作为示例，步骤5)中，形成所述隧穿介质层17及所述擦除栅18之后，还包括如下步骤：
于所述擦除栅18的侧壁、所述浮栅16的侧壁及所述叠层结构134邻近所述漏极15的侧壁形成侧墙结构19；具体的，所述侧墙结构19的材料可以包括但不仅限于氧化硅及氮化硅二者中的至少一种；
依据所述侧墙结构19于所述源极14内及所述漏极15内形成重掺杂区域20，并于所述重掺杂区域20外围形成轻掺杂扩散区域21，如图25所示。所述重掺杂区域20及所述轻掺杂扩散区域21的掺杂类型可以为第二掺杂类型，即所述重掺杂区域20及所述轻掺杂扩散区域21均为与所述第一多晶硅层132、所述第二多晶硅层162及所述第三多晶硅层181的掺杂类型相同的第二掺杂类型区域。需要说明的是，此处所谓的“重掺杂”及“轻掺杂”是一个相对的概念，即掺杂剂量大于所述源极14及所述漏极15的掺杂剂量时此处即可称为重掺杂，掺杂剂量小于所述源极14及所述漏极15的掺杂剂量时此处即可称为轻掺杂。形成所述重掺杂区域20及所述轻掺杂扩散区域21的具体方法为本领域技术人员所知晓，此处不再累述。
作为示例，步骤5)中，形成所述重掺杂区域20及所述轻掺杂扩散区域21之后还包括如下步骤：
于所述擦除栅18的部分上表面、位于所述擦除栅18邻近所述源极14一侧的侧墙结构19表面、位于所述浮栅16侧壁的侧墙结构19表面及所述源极14的上表面形成硅化物阻挡层22，所述硅化物阻挡层22定义出后续形成的自对准硅化物层的位置及形状；及
于裸露的所述擦除栅16的上表面、所述字线13的上表面及所述漏极15的上表面形成自对准硅化物层23，如图26所示。所述自对准硅化物层23的材料可以包括金属硅化物，譬如，硅化钨等，所述自对准硅化物层23用于降低形成所述器件结构(譬如，漏极、字线及擦除栅)与金属引出结构(譬如，导电栓塞)的接触电阻。
在步骤6)中，请参阅图1中的S1步骤及图26至图27，于所述漏极15上形成导电栓塞25，并于所述导电栓塞25上形成若干条间隔排布的金属位线29，所述金属位线29经由所述导电栓塞25与所述漏极15电连接。
作为示例，步骤6)中，形成所述导电栓塞25之前还包括如下步骤：
于步骤5)所得结构的表面形成层间介质层24；所述层间介质层24的材料可以包括但不仅限于氧化硅、氮化硅或氮氧化硅，所述层间介质层24的上表面高于所述擦除栅18的上表面，以确保所述层间介质层24可以完全包覆所述擦除栅18、所述字线13及所述浮栅16；及
于所述层间介质层24内形成连接通孔(未示出)，所述连接通孔暴露出所述漏极14，具体的，可以采用光刻刻蚀工艺形成所述连接通孔，所述连接通孔作为将所述漏极14的引出通孔。
作为示例，于所述连接通孔内填充导电材料层以形成所述导电栓塞25；于所述层间介质层24上形成金属位线29。所述导电栓塞25可以包括钨插塞或铜插塞。若干个所述金属位线29可以平行间隔排布。
作为示例，所述金属位线29的延伸方向与所述有源区12的延伸方向相交，优选地，所述金属位线29的延伸方向与所述有源区12的延伸方向具有第二角度，所述第二角度可以介于0°～90°之间的任意数值，优选地，本实施例中，所述第二角度为0°，即所述金属位线29的延伸方向与所述有源区12的延伸方向相同。
实施例二
结合图2至图25继续参阅图26至图27，本发明还提供一种分栅式非易失性存储器，所述分栅式非易失性存储器可以采用但不仅限于实施例一中所述的分栅式非易失性存储器的制备方法制备而得到，所述分栅式非易失性存储器至少包括：一半导体衬底10，所述半导体衬底10内形成有若干个浅沟槽隔离结构11，所述浅沟槽隔离结构11于所述半导体衬底10内隔离出若干个间隔排布的有源区12；若干个间隔排布的字线13；一源极14；一漏极15，所述源极14与所述漏极15分别位于所述字线13相对的两侧；一浮栅16，所述浮栅16位于所述字线13邻近所述源极14的侧壁上，所述浮栅16的纵截面宽度自底部至顶部逐渐减小，以使得所述浮栅16的顶部呈一尖角状凸缘166，所述浮栅16顶部的所述尖角状凸缘166高于所述字线13的顶部上缘，且与所述字线13的顶部具有预设间距；一隧穿介质层17，所述隧穿介质层17至少覆盖部分所述浮栅16顶部的所述尖角状凸缘166；擦除栅18，所述擦除栅18位于所述隧穿介质层17上；一导电栓塞25，所述导电栓塞25位于所述漏极15上，且与所述漏极15电连接；及若干条间隔排布的金属位线29，所述金属位线29位于所述导电栓塞25上，且经由所述导电栓塞25与所述漏极15电连接。
作为示例，所述半导体衬底10的材料可以包括但不仅限于单晶或多晶半导体材料，所述半导体衬底10还可以包括本征单晶硅衬底或掺杂的硅衬底；优选地，所述半导体衬底10包括第一掺杂类型的衬底，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P型作为示例，即本实施例中，所述半导体衬底10仅以P型衬底作为示例。
作为示例，所述浅沟槽隔离结构11可以通过在所述半导体衬底10内形成沟槽(未示出)后，再在所述沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构11的材料可以包括氮化硅、氧化硅或氮氧化硅等，优选地，本实施例中，所述浅沟槽隔离结构11的材料包括氧化硅。所述浅沟槽隔离结构11纵截面的形状可以根据实际需要进行设定，图4中以所述浅沟槽隔离结构11纵截面的形状包括倒梯形作为示例；当然，在其他示例中，所述浅沟槽隔离结构11纵截面的形状还可以为U形等等。
需要说明的是，所述半导体衬底10内由所述浅沟槽隔离结构11隔离出的所述有源区12的具体数量可以根据实际需要进行设定，此处不做限定。图3中仅以示意出所述半导体衬底10内的两个所述有源区12作为示例。
需要进一步说明的是，若干个所述有源区12可以平行间隔排布，也可以根据实际需要任意排布。
作为示例，所述字线13包括叠层结构134及位于所述叠层结构134两侧的字线侧墙135；其中，所述叠层结构134包括由下至上依次叠置的底层介质层1343、字线导电层1341及顶层绝缘层1342。
作为示例，所述底层介质层1343的材料可以包括但不仅限于氧化硅或氮氧化硅等等，所述底层介质层1343的厚度可以根据实际需要进行设定，优选地，本实施例中，所述底层介质层1343的厚度可以介于2nm～18nm之间；所述字线导电层1341的材料可以包括第二掺杂类型的多晶硅，即所述字线导电层1341的掺杂类型与所述半导体衬底10的掺杂类型不同，所述第二掺杂类型可以为P型，也可以为N型，当所述第一掺杂类型为P型时，所述第二掺杂类型为N型，当所述第一掺杂类型为N型时，所述第二掺杂类型为P型，所述字线导电层1341的厚度可以根据实际需要进行设定，优选地，本实施例中，所述字线导电层1341的厚度可以介于200nm～500nm之间；所述顶层绝缘层1342的材料可以包括但不仅限于氧化硅或氮化硅，所述顶层绝缘层1342的厚度可以根据实际需要进行设定，优选地，本实施例中，所述顶层绝缘层1342的厚度可以介于50nm～200nm之间。
作为示例，所述字线侧墙135的材料可以包括但不仅限于氧化硅及氮化硅二者中的至少一种；所述字线侧墙135的厚度可以根据实际需要进行设定，优选为，本实施例中，所述字线侧墙135的厚度可以介于10nm～40nm之间。
作为示例，本实施例中的所述字线13同时作为存储单元的栅极结构，即所述字线13包括字线栅极结构。若干个所述字线13可以平行间隔排布。
作为示例，所述字线13的延伸方向与所述有源区12的延伸方向相交，优选地，所述字线13的延伸方向与所述有源区12的延伸方向具有第一角度α，所述第一角度α的数值范围可以介于0°～90°之间的任意数值，优选地，本实施例中，所述第一角度α等于90°，即所述字线13的延伸方向与所述有源区12的延伸方向相垂直。
需要说明的是，上述及后续的“介于…之间”为均包括两个数值端点的数值范围。
作为示例，所述浮栅16包括浮栅介质层164及浮栅导电层165，其中，所述浮栅介质层164位于所述半导体衬底10上，所述浮栅导电层165位于所述浮栅介质层164上。
作为示例，所述浮栅介质层164的材料可以包括但不仅限于氧化硅或氮氧化硅等等，所述浮栅介质层164的厚度可以根据实际需要进行设定，优选地，本实施例中，所述浮栅介质层164的厚度可以介于5nm～12nm之间；所述浮栅导电层165的材料可以包括第二掺杂类型的多晶硅，即所述浮栅导电层165的掺杂类型与所述字线导电层134的掺杂类型相同，且与所述半导体衬底10的掺杂类型不同，所述浮栅导电层165的厚度可以根据实际需要进行设定，优选地，本实施例中，所述浮栅导电层165的厚度可以介于200nm～500nm之间。
作为示例，所述源极14及所述漏极15均为第二掺杂类型的区域，所述源极14及所述漏极15的掺杂磷离子或砷离子。
作为示例，所述浮栅16的长度可以根据实际需要进行设定，优选地，本实施例中，所述浮栅16的长度大于金属位线29的宽度，且小于所述金属位线29的宽度与相邻所述金属位线29之间的间距之和，以确保横跨相邻所述金属位线29的所述浮栅16之间具有间距，使得二者实现电隔离。
作为示例，所述浮栅16顶部的所述尖角状凸缘166与保留的所述顶层绝缘层1342的上表面的间距d介于10nm～50nm之间，优选地，本实施例中，所述浮栅16顶部的所述尖角状凸缘166与保留的所述顶层绝缘层1342的上表面的间距d可以包括10nm、20nm、30nm、40nm或50nm。
作为示例，所述隧穿介质层17的材料可以包括但不仅限于氧化硅，所述隧穿介质层17的厚度可以根据实际需要进行设定，优选地，所述隧穿介质层17的厚度可以介于8nm～15nm之间，更为优选地，本实施例中，所述隧穿介质层17的厚度为12nm。由于本发明的所述浮栅16的顶部为尖角状凸缘166，由于尖端放电效应，可以大大增强所述浮栅16与所述擦除栅18之间的FN(Flowler-Nordheim tunneling)隧穿效应，这样就可以在保证所述分栅式非易失性存储器的性能的前提下显著增加所述隧穿介质层17的厚度(现有技术中的隧穿介质层的厚度普遍为7nm-9nm，而本申请中的所述隧穿介质层17的厚度可以达到8nm～15nm)，由于所述浮栅16与所述擦除栅18之间的所述隧穿介质层17的材料一般为氧化硅或氮化硅，而氧化硅及氮化硅并不能做到绝对的绝缘，所述隧穿介质层17的厚度较薄很容易造成漏电，从而影响器件的性能，本申请中增加所述隧穿介质层17的厚度，可以有效避免漏电流的产生，使得分栅式非易失性存储器具有较好的数据保持力，从而提高所述分栅式非易失性存储器的性能。
作为示例，所述隧穿介质层17至少覆盖所述字线13的部分上表面。
作为示例，所述擦除栅18的材料可以包括第二掺杂类型的多晶硅，所述擦除栅18的厚度可以根据实际需要进行设定，优选地，本实施例中，所述擦除栅18的厚度可以介于200nm～500nm之间。
作为示例，所述分栅式非易失性存储器还包括侧墙结构19，所述侧墙结构19位于所述隧穿介质层17的侧壁上、所述擦除栅18的侧壁上及所述浮栅16的侧壁上。所述侧墙结构19的材料可以包括但不仅限于氧化硅及氮化硅二者中的至少一种。
作为示例，所述分栅式非易失性存储器还包括：重掺杂区域20及轻掺杂扩散区域21，所述重掺杂区域20位于所述源极14内及所述漏极15内，且位于所述漏极15的所述重掺杂区域19延伸至所述漏极15的外侧，所述轻掺杂扩散区域20位于所述重掺杂区域19的外围。所述重掺杂区域20及所述轻掺杂扩散区域21的掺杂类型可以为第二掺杂类型，即所述重掺杂区域20及所述轻掺杂扩散区域21均为第二掺杂类型的区域。需要说明的是，此处所谓的“重掺杂”及“轻掺杂”是一个相对的概念，即掺杂剂量大于所述源极14及所述漏极15的掺杂剂量时此处即可称为重掺杂，掺杂剂量小于所述源极14及所述漏极15的掺杂剂量时此处即可称为轻掺杂。
作为示例，所述分栅式非易失性存储器还包括：硅化物阻挡层22，所述硅化物阻挡层22位于所述擦除栅18的部分上表面、所述擦除栅18邻近所述源极14一侧的所述侧墙结构19表面、所述浮栅16侧壁的所述侧墙结构19表面及所述源极14的上表面；所述硅化物阻挡层22定义出所述自对准硅化物层23的形状及位置；及自对准硅化物层23，所述自对准硅化物层23位于裸露的所述擦除栅18的上表面、所述字线13的上表面及所述漏极15的上表面；所述导电栓塞25位于所述漏极15上表面的所述自对准硅化物层23上；所述自对准硅化物层23的材料可以包括金属硅化物，譬如，硅化钨等，所述自对准硅化物层23用于降低形成所述器件结构(譬如，漏极、字线及擦除栅)与金属引出结构(譬如，导电栓塞)的接触电阻。
作为示例，所述分栅式非易失性存储器还包括层间介质层24，所述层间介质层24覆盖于所述半导体衬底10的表面，并包覆所述字线13、所述浮栅16及所述擦除栅18；所述导电栓塞25位于所述层间介质层24内，所述金属位线29位于所述层间介质层24上。所述层间介质层24的材料可以包括但不仅限于氧化硅、氮化硅或氮氧化硅，所述层间介质层24的上表面高于所述擦除栅18的上表面。
作为示例，所述导电栓塞25可以包括钨插塞或铜插塞。若干个所述金属位线29可以平行间隔排布。
作为示例，所述金属位线29的延伸方向与所述有源区12的延伸方向相交，优选地，所述金属位线29的延伸方向与所述有源区12的延伸方向具有第二角度，所述第二角度可以介于0°～90°之间的任意数值，优选地，本实施例中，所述第二角度为0°，即所述金属位线29的延伸方向与所述有源区12的延伸方向相同。
本发明中，所述字线13、位于所述字线13一侧的所述浮栅16、位于所述字线13与所述浮栅16上方的所述擦除栅18、位于所述字线13两侧的所述源极14及所述漏极15共同构成一个存储单元，本发明所述的分栅式非易失性存储器包括若干个所述存储单元，若干个所述存储单元呈多行多列的阵列排布，且位于同一列中的各所述存储单元的所述漏极15经由一条所述金属位线29依次相串接，位于同一行中的各所述存储单元的所述字线13依次相串接，位于同一行中的各所述存储单元的所述擦除栅18依次相串接，相邻两行中的的各所述存储单元的所述源极依次相串接后共同构成源极线141。
本发明所述的分栅式非易失性存储器的等效电路图如图28所示，由图28可知，所述分栅式非易失性存储器包括若干个呈多行多列排布的存储晶体管及若干条平行间隔排布的所述金属位线29、若干条平行间隔排布的所述字线13及若干条平行间隔排布的所述源极线141；其中，所述字线13与与其位于同一行的各所述存储晶体管的栅极均相连接，位于同一行的各所述存储晶体管的所述擦除栅18依次串接，所述源极线141与与其位于同一行的各所述存储晶体管的所述源极14均相连接，所述金属位线29与与其位于同一列的各所述存储晶体管的所述漏极15均相连接。
请参阅图29及图30，在编程时，以图29中左侧的存储单元被选中而图29中右侧的存储单元未被选中作为示例，本发明所述的分栅式非易失性存储器的工作原理为：编程(Program)时，如图29所示，通过热电子注入的方式从所述字线13底部形成的沟道将电荷注入到所述浮栅16中的所述浮栅导电层165内实现存储，图29中的箭头表示电荷的移动方向，图29中的标号“e”表示电荷；擦除(Erase)时，如图30所示，存储于所述浮栅导电层165内的电荷通过FN隧穿的方式穿过所述隧穿介质层17进入所述擦除栅18中实现擦除，图30中的箭头表示电荷的移动方向，图30中的标号“e”表示电荷。
综上所述，本发明分栅式非易失性存储器及其制备方法，所述分栅式非易失性存储器的制备方法包括如下步骤：1)提供一半导体衬底，于所述半导体衬底内形成若干个浅沟槽隔离结构，所述浅沟槽隔离结构于所述半导体衬底内隔离出若干个间隔排布的有源区；2)于所述半导体衬底上形成若干个间隔排布的字线；3)于所述半导体衬底内形成源极及漏极，并于所述字线邻近所述源极一侧的侧壁上形成浮栅，所述源极与所述漏极分别位于所述字线相对的两侧，所述浮栅的纵截面宽度自底部至顶部逐渐减小，以使得所述浮栅的顶部与所述浮栅的顶部与所述字线相接触的部分呈一尖角状凸缘；4)采用湿法刻蚀工艺去除部分所述字线，使所述浮栅顶部的尖角状凸缘高于所述字线顶部上缘；5)于所述浮栅顶部形成隧穿介质层及擦除栅，所述隧穿介质层至少覆盖部分所述浮栅顶部的所述尖角状凸缘，所述擦除栅位于所述隧穿介质层的上表面；及6)于所述漏极上形成导电栓塞，并于所述导电栓塞上形成若干条间隔排布的金属位线，所述金属位线经由所述导电栓塞与所述漏极电连接。通过将浮栅的顶部设计为尖角状凸缘，可以显著增加浮栅与擦除栅之间的FN隧穿效应；由于所述浮栅的顶部为尖角状凸缘，可以增加擦除栅与浮栅之间的隧穿介质层的厚度，从而避免漏电流的发生，使得分栅式非易失性存储器具有较好的数据保持力。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (23)

1.一种分栅式非易失性存储器的制备方法，其特征在于，所述分栅式非易失性存储器的制备方法包括如下步骤：
1)提供一半导体衬底，于所述半导体衬底内形成若干个浅沟槽隔离结构，所述浅沟槽隔离结构于所述半导体衬底内隔离出若干个间隔排布的有源区；
2)于所述半导体衬底上形成若干个间隔排布的字线；
3)于所述半导体衬底内形成至少一源极及至少一漏极，并于所述字线邻近所述源极一侧的侧壁上形成浮栅，所述源极与所述漏极分别位于所述字线相对的两侧，所述浮栅的宽度自底部至顶部逐渐减小，以使得所述浮栅的顶部与所述字线相接触的部分呈一尖角状凸缘；
4)采用刻蚀工艺去除部分所述字线，使所述浮栅顶部的尖角状凸缘高于所述字线顶部上缘；
5)于所述浮栅顶部形成隧穿介质层及擦除栅，所述隧穿介质层至少覆盖部分所述浮栅顶部的所述尖角状凸缘，所述擦除栅位于所述隧穿介质层的上表面；及
6)于所述漏极上形成导电栓塞，并于所述导电栓塞上形成若干条间隔排布的金属位线，所述金属位线经由所述导电栓塞与所述漏极电连接。
2.根据权利要求1所述的分栅式非易失性存储器的制备方法，其特征在于，步骤5)中，所述隧穿介质层至少覆盖所述字线部分上表面。
3.根据权利要求1所述的分栅式非易失性存储器的制备方法，其特征在于，步骤4)中，采用刻蚀工艺去除的所述字线的厚度介于10nm～50nm之间。
4.根据权利要求1所述的分栅式非易失性存储器的制备方法，其特征在于，步骤2)中包括如下步骤：
2-1)于所述半导体衬底上依次形成上下叠置的第一栅介质层、第一多晶硅层及绝缘层；
2-2)刻蚀所述绝缘层及所述第一多晶硅层，以形成若干个间隔排布的字线导电层及位于所述字线导电层上表面的顶层绝缘层；
2-3)于裸露的所述第一栅介质层、所述字线导电层侧壁、所述顶层绝缘层的侧壁及上表面形成侧墙介质层；及
2-4)刻蚀所述侧墙介质层及所述第一栅介质层，以形成包括由下至上依次叠置的底层介质层、字线导电层、顶层绝缘层的叠层结构及位于所述叠层结构两侧的字线侧墙。
5.根据权利要求1所述的分栅式非易失性存储器的制备方法，其特征在于，步骤3)中包括如下步骤：
3-1)于裸露的所述半导体衬底表面形成第二栅介质层；
3-2)于步骤3-1)所得结构的表面形成第二多晶硅层，所述第二多晶硅层覆盖所述第二栅介质层的表面及所述字线的侧壁及上表面；
3-3)刻蚀所述第二多晶硅层，以于所述字线侧墙的外壁形成多晶硅侧墙；
3-4)依据所述多晶硅侧墙对所述半导体衬底内进行离子注入，以于所述半导体衬底内形成所述源极及所述漏极；及
3-5)去除所述字线邻近所述漏极一侧的所述多晶硅侧墙、所述第二栅介质层，并去除所述字线邻近所述源极一侧且位于所述浅沟槽隔离结构上方区域的部分所述多晶硅侧墙，保留的所述多晶硅侧墙与位于其下方的所述第二栅介质层构成所述浮栅。
6.根据权利要求5所述的分栅式非易失性存储器的制备方法，其特征在于，接续步骤3-5)还包括如下步骤：去除位于所述漏极上方的所述第二栅介质层及邻近所述漏极一侧的所述字线侧墙。
7.根据权利要求1所述的分栅式非易失性存储器的制备方法，其特征在于，步骤5)中，形成所述隧穿介质层及所述擦除栅之后还包括如下步骤：
于所述擦除栅的侧壁、所述浮栅的侧壁及所述叠层结构邻近所述漏极的侧壁形成侧墙结构；及
依据所述侧墙结构于所述源极内及所述漏极内形成重掺杂区域，并于所述重掺杂区域外围形成轻掺杂扩散区域。
8.根据权利要求7所述的分栅式非易失性存储器的制备方法，其特征在于，步骤5)中，形成所述重掺杂区域及所述轻掺杂扩散区域之后还包括如下步骤：
于所述擦除栅的部分上表面、位于所述擦除栅邻近所述源极一侧的所述侧墙结构表面、位于所述浮栅侧壁的所述侧墙结构表面及所述源极的上表面形成硅化物阻挡层；及
于裸露的所述擦除栅的上表面、所述字线的上表面及所述漏极的上表面形成自对准硅化物层。
9.根据权利要求7所述的分栅式非易失性存储器的制备方法，其特征在于，所述半导体衬底包括第一掺杂类型的衬底，所述第一多晶硅层包括第二掺杂类型的多晶硅层，所述第二多晶硅层包括第二掺杂类型的多晶硅层，所述源极及所述漏极均为第二掺杂类型的区域，所述擦除栅包括第二掺杂类型的多晶硅层，所述重掺杂区域及所述轻掺杂扩散区域均为第二掺杂类型的区域；所述第一掺杂类型与所述第二掺杂类型不同。
10.根据权利要求1所述的分栅式非易失性存储器的制备方法，其特征在于，步骤5)包括如下步骤：
5-1)接续步骤4)所得结构的表面形成隧穿介质材料层，所述隧穿介质材料层覆盖裸露的所述半导体衬底、所述字线及所述浮栅；
5-2)于所述隧穿介质材料层上形成第三多晶硅层；及
5-3)刻蚀所述第三多晶硅层及所述隧穿介质材料层，以形成所述隧穿介质层及所述擦除栅。
11.根据权利要求1所述的分栅式非易失性存储器的制备方法，其特征在于，步骤6)中，形成所述导电栓塞之前还包括如下步骤：
于步骤5)所得结构的表面形成层间介质层；及
于所述层间介质层内形成连接通孔，所述连接通孔暴露出所述漏极。
12.根据权利要求11所述的分栅式非易失性存储器的制备方法，其特征在于，步骤6)中，于所述连接通孔内填充导电材料层以形成所述导电栓塞；于所述层间介质层上形成金属位线。
13.一种分栅式非易失性存储器，其特征在于，所述分栅式非易失性存储器至少包括：
一半导体衬底，所述半导体衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构于所述半导体衬底内隔离出若干个间隔排布的有源区；
若干个间隔排布的字线；
一源极；
一漏极，所述源极与所述漏极分别位于所述字线相对的两侧；
一浮栅，位于所述字线邻近所述源极的侧壁上，所述浮栅的纵截面宽度自底部至顶部逐渐减小，所述浮栅的顶部呈一尖角状凸缘，所述浮栅顶部的所述尖角状凸缘高于述字线的顶部上缘，且与所述字线的顶部具有预设间距；
一隧穿介质层，至少覆盖部分所述浮栅顶部的所述尖角状凸缘；
一擦除栅，位于所述隧穿介质层上；
一导电栓塞，位于所述漏极上，且与所述漏极电连接；及
若干条间隔排布的金属位线，位于所述导电栓塞上，且经由所述导电栓塞与所述漏极电连接。
14.根据权利要求13所述的分栅式非易失性存储器，其特征在于，所述隧穿介质层至少覆盖所述字线的部分上表面。
15.根据权利要求13所述的分栅式非易失性存储器，其特征在于，所述浮栅顶部的尖角状凸缘与所述字线顶部的预设间距介于10nm～50nm之间。
16.根据权利要求13所述的分栅式非易失性存储器，其特征在于，所述字线包括叠层结构及位于所述叠层结构两侧的字线侧墙；其中，所述叠层结构包括由下至上依次叠置的底层介质层、字线导电层及顶层绝缘层。
17.根据权利要求13所述的分栅式非易失性存储器，其特征在于，所述浮栅包括浮栅介质层及浮栅导电层，其中，所述浮栅介质层位于所述半导体衬底上，所述浮栅导电层位于所述浮栅介质层上。
18.根据权利要求13所述的分栅式非易失性存储器，其特征在于，所述隧穿介质层的厚度介于8nm～15nm之间。
19.根据权利要求13所述的分栅式非易失性存储器，其特征在于，所述分栅式非易失性存储器还包括侧墙结构，所述侧墙结构位于所述隧穿介质层的侧壁上、所述擦除栅的侧壁上及所述浮栅的侧壁上。
20.根据权利要求19所述的分栅式非易失性存储器，其特征在于，所述分栅式非易失性存储器还包括：
硅化物阻挡层，位于所述擦除栅的部分上表面、所述擦除栅邻近所述源极一侧的所述侧墙结构表面、所述浮栅侧壁的所述侧墙结构表面及所述源极的上表面；及
自对准硅化物层，位于裸露的所述擦除栅的上表面、所述字线的上表面及所述漏极的上表面；所述导电栓塞位于所述漏极上表面的所述自对准硅化物层上。
21.根据权利要求13所述的分栅式非易失性存储器，其特征在于，所述分栅式非易失性存储器还包括：重掺杂区域及轻掺杂扩散区域，所述重掺杂区域位于所述源极内及所述漏极内，且位于所述漏极的所述重掺杂区域延伸至所述漏极的外侧，所述轻掺杂扩散区域位于所述重掺杂区域的外围。
22.根据权利要求21所述的分栅式非易失性存储器，其特征在于，所述半导体衬底包括第一掺杂类型的衬底，所述浮栅包括第二掺杂类型的多晶硅层，所述擦除栅包括第二掺杂类型的多晶硅层，所述源极、所述漏极、所述重掺杂区域及所述轻掺杂扩散区域均为第二掺杂类型的区域；所述第二掺杂类型与所述第一掺杂类型不同。
23.根据权利要求13所述的分栅式非易失性存储器，其特征在于，所述分栅式非易失性存储器还包括层间介质层，所述层间介质层覆盖于所述半导体衬底的表面，并包覆所述字线、所述浮栅及所述擦除栅；所述导电栓塞位于所述层间介质层内，所述金属位线位于所述层间介质层上。
CN201810796277.8A 2018-07-19 2018-07-19 分栅式非易失性存储器及其制备方法 Active CN110739312B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201810796277.8A CN110739312B (zh) 2018-07-19 2018-07-19 分栅式非易失性存储器及其制备方法
TW107135643A TWI720350B (zh) 2018-07-19 2018-10-09 分柵式非揮發性記憶體及其製備方法
US16/199,189 US10636801B2 (en) 2018-07-19 2018-11-25 Split-gate non-volatile memory and fabrication method thereof
US16/822,029 US11088155B2 (en) 2018-07-19 2020-03-18 Method for fabricating split-gate non-volatile memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810796277.8A CN110739312B (zh) 2018-07-19 2018-07-19 分栅式非易失性存储器及其制备方法

Publications (2)

Publication Number Publication Date
CN110739312A true CN110739312A (zh) 2020-01-31
CN110739312B CN110739312B (zh) 2021-05-14

Family

ID=69161337

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810796277.8A Active CN110739312B (zh) 2018-07-19 2018-07-19 分栅式非易失性存储器及其制备方法

Country Status (3)

Country Link
US (2) US10636801B2 (zh)
CN (1) CN110739312B (zh)
TW (1) TWI720350B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113410176A (zh) * 2020-03-16 2021-09-17 合肥晶合集成电路股份有限公司 Oled器件及其制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110364531B (zh) * 2019-07-29 2021-07-27 上海华虹宏力半导体制造有限公司 存储器及其形成方法
CN114792685A (zh) * 2021-01-26 2022-07-26 华邦电子股份有限公司 半导体存储器结构及其形成方法
CN115083912A (zh) 2021-03-11 2022-09-20 硅存储技术股份有限公司 带改善控制栅电容耦合的分裂栅存储器单元及其制造方法
EP4305670A1 (en) * 2021-03-11 2024-01-17 Silicon Storage Technology Inc. Split-gate flash memory cell with improved control gate capacitive coupling, and method of making same
CN112786600B (zh) * 2021-03-12 2023-05-19 长江存储科技有限责任公司 三维存储器、电路芯片及其制备方法
US11935603B2 (en) * 2021-11-04 2024-03-19 Infineon Technologies LLC Erase power loss indicator (EPLI) implementation in flash memory device
CN115050746B (zh) * 2022-08-12 2022-11-11 合肥晶合集成电路股份有限公司 存储器及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085543A (ja) * 1999-09-14 2001-03-30 Sanyo Electric Co Ltd スプリットゲート型メモリセル
US20040046204A1 (en) * 2002-09-09 2004-03-11 Samsung Electronics Co., Ltd. Non-volatile memory device and method of forming the same
US20050012137A1 (en) * 2003-07-18 2005-01-20 Amitay Levi Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing
CN104347518A (zh) * 2013-07-30 2015-02-11 飞思卡尔半导体公司 分裂栅非易失性存储器单元
CN104541368A (zh) * 2012-08-23 2015-04-22 硅存储技术公司 具有耗尽型浮置栅极沟道的分裂栅存储器单元及其制造方法
CN106328653A (zh) * 2015-07-07 2017-01-11 物联记忆体科技股份有限公司 非易失性存储器及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030060139A (ko) * 2002-01-07 2003-07-16 삼성전자주식회사 스플리트 게이트형 비휘발성 메모리 소자 및 그 제조방법
US6906379B2 (en) * 2003-08-28 2005-06-14 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried floating gate
US7358134B2 (en) * 2003-09-15 2008-04-15 Powerchip Semiconductor Corp. Split gate flash memory cell and manufacturing method thereof
US7652318B2 (en) * 2006-11-03 2010-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Split-gate memory cells and fabrication methods thereof
KR20090050389A (ko) * 2007-11-15 2009-05-20 삼성전자주식회사 게이트 구조물, 비 휘발성 메모리 셀 및 이의 제조방법
US9793279B2 (en) * 2015-07-10 2017-10-17 Silicon Storage Technology, Inc. Split gate non-volatile memory cell having a floating gate, word line, erase gate, and method of manufacturing
US10269440B2 (en) * 2016-05-17 2019-04-23 Silicon Storage Technology, Inc. Flash memory array with individual memory cell read, program and erase
TWI741204B (zh) * 2017-09-15 2021-10-01 美商綠芯智慧財產有限責任公司 電可抹除可程式化記憶體單元、電可程式化及可抹除非揮發性記憶體單元及操作記憶體單元之方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085543A (ja) * 1999-09-14 2001-03-30 Sanyo Electric Co Ltd スプリットゲート型メモリセル
US20040046204A1 (en) * 2002-09-09 2004-03-11 Samsung Electronics Co., Ltd. Non-volatile memory device and method of forming the same
US20050012137A1 (en) * 2003-07-18 2005-01-20 Amitay Levi Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing
CN104541368A (zh) * 2012-08-23 2015-04-22 硅存储技术公司 具有耗尽型浮置栅极沟道的分裂栅存储器单元及其制造方法
CN104347518A (zh) * 2013-07-30 2015-02-11 飞思卡尔半导体公司 分裂栅非易失性存储器单元
CN106328653A (zh) * 2015-07-07 2017-01-11 物联记忆体科技股份有限公司 非易失性存储器及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113410176A (zh) * 2020-03-16 2021-09-17 合肥晶合集成电路股份有限公司 Oled器件及其制造方法
CN113410176B (zh) * 2020-03-16 2023-10-27 合肥晶合集成电路股份有限公司 Oled器件及其制造方法

Also Published As

Publication number Publication date
CN110739312B (zh) 2021-05-14
US20200251481A1 (en) 2020-08-06
TW202008510A (zh) 2020-02-16
US10636801B2 (en) 2020-04-28
US20200027888A1 (en) 2020-01-23
US11088155B2 (en) 2021-08-10
TWI720350B (zh) 2021-03-01

Similar Documents

Publication Publication Date Title
CN110739312B (zh) 分栅式非易失性存储器及其制备方法
JP5191633B2 (ja) 半導体装置およびその製造方法
US7235441B2 (en) Nonvolatile semiconductor memory device with tapered sidewall gate and method of manufacturing the same
US8507973B2 (en) Non-volatile memory device and method for fabricating the same
JPH07123143B2 (ja) 不揮発性メモリの製法
US11183509B2 (en) Non-volatile memory with silicided bit line contacts
US9985039B2 (en) Semiconductor device and method of manufacturing the same
JP2008251825A (ja) 半導体記憶装置の製造方法
CN111180448A (zh) 一种非易失性存储器及其制作方法
US9379128B1 (en) Split gate non-volatile memory device and method for fabricating the same
KR20080048313A (ko) 비휘발성 메모리 소자 및 그 제조 방법
US20110193156A1 (en) Electrically erasable programmable memory and its manufacturing method
KR20070049731A (ko) 플래시 메모리 및 그 제조방법
US10868023B2 (en) Non-volatile memory array
CN111192877B (zh) 一种非易失性存储器及其制作方法
US8878253B2 (en) Semiconductor devices
US9583350B2 (en) Memory device and method for fabricating the same
US20060006453A1 (en) Nonvolatile semiconductor memory device and method of fabricating the same
TW201644037A (zh) 非揮發性記憶體及其製造方法
CN111430353B (zh) 一种非易失性存储器及其制造方法
TWI517365B (zh) 記憶體元件及其製造方法
JP2011003614A (ja) 半導体記憶装置及びその製造方法
JP2009194221A (ja) 半導体装置およびその製造方法
US6831326B1 (en) Trapezoid floating gate to improve program and erase speed for split gate flash
TW202018917A (zh) 非揮發性記憶體及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 230012 No.88, xifeihe Road, Hefei comprehensive free trade zone, Xinzhan District, Hefei City, Anhui Province

Applicant after: Hefei crystal integrated circuit Co.,Ltd.

Address before: 230012 Hefei Comprehensive Bonded Zone, new station, Hefei, Anhui

Applicant before: HEFEI JINGHE INTEGRATED CIRCUIT Co.,Ltd.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant